slvs519 − 将 2004
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管脚 assignments
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VIN
VIN
UVLO
PWRGD
RT
同步
ENA
竞赛
激励
PH
PH
LSG
VBIAS
PGND
AGND
VSENSE
pwp 包装
(顶 视图)
热的
PAD
便条:
如果 那里 是 不 一个 管脚 1 指示信号, 转变 设备 至 使能
读这 标识 从 left 至 正确的. 管脚 1 是 在 这 更小的
leftcorner 的 这 设备.
终端 功能
终端
描述
非. 名字
描述
1, 2 VIN 输入供应 电压, 4.5 v 至 20 v.必须 绕过 和 一个 低 等效串联电阻 10-
µ
f 陶瓷的 电容.放置 cap 作 关闭 至 设备 作
可能;看 图示 23 为 一个 例子.
3 UVLO 欠压 lockout 管脚. 连接 一个 外部 resistive 电压 分隔物 从 vin 至 这 管脚 将 override 这 内部的
default vin 开始 和 停止 门槛.
4 PWRGD 电源好的 输出. 打开 流 输出. 一个 低 在 这 管脚 indicates 那 这 输出 是 较少 比 这 desired 输出 电压.
那里 是 一个 内部的 rising 边缘 过滤 在 这 输出 的 这 pwrgd 比较器.
5 RT 频率 设置 管脚. 连接 一个 电阻 从 rt 至 agnd至 设置 这 切换 频率.连接 这 rt 管脚 至
地面或者 floating 将 设置 这 频率 至 一个 内部 preselected 频率.
6 同步 双向的同步 i/o 管脚. 同步 管脚 是 一个 输出 当 这 rt管脚 是 floating 或者 连接 低. 这 输出 是 一个
下落边缘 信号 输出 的 阶段 和 这 rising 边缘 的 ph. 同步 将 是 使用 作 一个 输入 至 同步 至 一个 系统 时钟
用 连接 至 一个 下落 边缘 信号 当 一个 rt 电阻 是 使用. 看 180
°
输出 的 阶段 同步 运作 在 这
应用信息 部分. 在 所有 具体情况, 一个 10 k
Ω
电阻 必须 是 系 至 这 同步 管脚 在 并行的 和 地面. 为
信息 在 如何 至 扩展 慢 开始, 看 这
使能 (ena) 和 内部的 慢 开始
部分 在 页 9.
7 ENA 使能. 在下 0.5 v, 这 设备 stops 切换. float 管脚 至 enable.
8 竞赛 错误 放大器 输出. 做 不 连接 anything 至 这个 管脚.
9 VSENSE 反馈 管脚
10 AGND 相似物 ground—internally 连接 至 这 敏感的 相似物 地面 电路系统. 连接 至 pgnd 和 powerpad.
11 PGND 电源ground—noisy 内部的 ground—return 电流 从 这 lsg 驱动器 输出 返回 通过 这 pgnd 管脚. 连接
至 agnd 和 powerpad.
12 VBIAS 内部的 8.0-v 偏差 电压. 一个 1.0-
µ
f 陶瓷的 绕过 电容 是 必需的 在 这 vbias 管脚.
13 LSG 门驱动 为 optional 低 一侧 场效应晶体管. 连接 门 的 n-频道 场效应晶体管 为 一个 高等级的 efficiency 同步的 buck
转换器配置. 否则, leave 打开 和 连接 肖特基 二极管 从 地面 至 ph 管脚.
14, 15 PH 阶段 node—connect 至 外部 l−c 过滤.
16 激励 自举 电容 为 高 一侧 门 驱动器. 连接 一个 0.1-
µ
f 陶瓷的 电容 从 激励 至 ph 管脚.
PowerPAD PGND和 agnd 管脚 必须 是 连接 至 这 exposed 垫子 为 恰当的 运作. 看 图示 23 为 一个 例子 pcb
布局.
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