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图示 3. HC 和 HCU 转变 时间 和 propaga-
tion 延迟 时间, 结合体 逻辑
图示 4. HCT 转变 时间 和 传播
延迟 时间, 结合体 逻辑
图示 5. HC 建制 时间, 支撑 时间, 除去 时间,
和 传播 延迟 时间 为 边缘
triggered sequential 逻辑 电路
图示 6. HCT 建制 时间, 支撑 时间, 除去 时间,
和 传播 延迟 时间 为 边缘
triggered sequential 逻辑 电路
测试 电路 和 波形
(持续)
t
PHL
t
PLH
t
THL
t
TLH
90%
50%
10%
50%
10%
反相的
输出
输入
地
V
CC
t
r
= 6ns t
f
= 6ns
90%
t
PHL
t
PLH
t
THL
t
TLH
2.7v
1.3v
0.3v
1.3v
10%
反相的
输出
输入
地
3V
t
r
= 6ns
t
f
= 6ns
90%
t
r
C
L
t
f
C
L
地
V
CC
地
V
CC
50%
90%
10%
地
时钟
输入
数据
输入
输出
设置, 重置
或者 preset
V
CC
50%
50%
90%
10%
50%
90%
t
REM
t
PLH
t
su(h)
t
TLH
t
THL
t
h(l)
t
PHL
IC
C
L
50pF
t
su(l)
t
h(h)
t
r
C
L
t
f
C
L
地
3V
地
3V
1.3v
2.7v
0.3v
地
时钟
输入
数据
输入
输出
设置, 重置
或者 preset
3V
1.3v
1.3v
1.3v
90%
10%
1.3v
90%
t
REM
t
PLH
t
su(h)
t
TLH
t
THL
t
h(l)
t
PHL
IC
C
L
50pF
t
su(l)
1.3v
t
h(h)
1.3v
cd54hc166, cd74hc166, cd54hct166, cd74hct166

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7 图示 3. HC 和 HCU 转变时间和 propaga- tion 延迟时间, 结合体逻辑图示 4. HCT 转变时间和传播延迟时间, 结合体逻辑图示 5. HC 建制时间, 支撑时间, 除去时间, 和传播延迟时间为边缘 triggered sequential 逻辑电路图示 6. HCT 建制时间, 支撑时间, 除去时间, 和传播延迟时间为边缘 triggered sequential 逻辑电路测试电路和波形 (持续) t PHL t PLH t THL t TLH 90% 50% 10% 50% 10% 反相的输出输入地 V CC t r = 6ns t f = 6ns 90% t PHL t PLH t THL t TLH 2.7v 1.3v 0.3v 1.3v 10% 反相的输出输入地 3V t r = 6ns t f = 6ns 90% t r C L t f C L 地 V CC 地 V CC 50% 90% 10% 地时钟输入数据输入输出设置, 重置或者 preset V CC 50% 50% 90% 10% 50% 90% t REM t PLH t su(h) t TLH t THL t h(l) t PHL IC C L 50pF t su(l) t h(h) t r C L t f C L 地 3V 地 3V 1.3v 2.7v 0.3v 地时钟输入数据输入输出设置, 重置或者 preset 3V 1.3v 1.3v 1.3v 90% 10% 1.3v 90% t REM t PLH t su(h) t TLH t THL t h(l) t PHL IC C L 50pF t su(l) 1.3v t h(h) 1.3v cd54hc166, cd74hc166, cd54hct166, cd74hct166

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