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管脚 描述
管脚
号码 标识 描述
16
1
13
AHB
BHB
CHB
(xhb)
高-一侧 自举 供应. 一个 外部 自举 二极管 和 一个 电容 是 必需的 为 各自. 连接
cathode 的 自举 二极管 和 积极的 一侧 的 自举 电容 至 各自 xhb 管脚.
5
2
12
AHI
BHI
CHI
(xhi)
高-一侧 逻辑 水平的 输入. 逻辑 在 这些 三 管脚 控制 这 三 高 一侧 输出 驱动器, aho (管脚
17), bho (管脚 24) 和 cho (管脚 14). 当 xhi
是 低, xho 是 高. 当 xhi是 高, xho 是 低. 除非 这
dead 时间 是 无能 用 connecting rdel (管脚 7) 至 地面, 这 低一侧 输入 的 各自 阶段 将 override 这
相应的 高 一侧 输入 在 那 阶段 - 看 真实 表格 在 previous 页. 如果 rdel 是 系 至 地面,
dead 时间 是 无能 和 这 输出 follow 这 输入. 小心 必须 是 带去 至 避免 shoot-通过 在 这个
应用. dis (管脚 10) 也 overrides 这 高 一侧 输入. xhi
能 是 驱动 用 信号 水平 的 0v 至 15v
(非 更好 比 v
DD
).
4
3
11
ALI
BLI
CLI
(xli)
低-一侧 逻辑 水平的 输入. 逻辑 在 这些 三 管脚控制 这 三 低 一侧 输出 驱动器 alo (管脚 21),
blo (管脚 22) 和 clo (管脚 19). 如果 这 upper 输入 是 grounded 然后 这 更小的 输入 控制 两个都 xlo 和
xho 驱动器, 和 这 dead 时间 设置 用 这 电阻 在 rdel (管脚 7). dis (管脚 10) 高 水平的 输入 overrides xli,
forcing 所有 输出 低. xli 能 是 驱动 用 信号 水平 的 0v 至 15v (非 更好 比 v
DD
).
6V
SS
地面. 连接 这 来源 的 这 low-一侧 电源 mosfets 至 这个 管脚.
7 RDEL dead 时间 设置. 连接 一个 电阻 从 这个 管脚 至 v
DD
至 设置 定时 电流 那 定义 这 dead 时间
在 驱动器 - 看 图示 15. 所有 驱动器 转变-止 和 非 可调整的 延迟, 所以 这 rdel 电阻 guarantees
非 shoot-通过 用 delaying 这 转变-在 的 所有 驱动器. 当 rdel 是 系 至 v
SS
, 两个都 upper 和 lowers 能
是 commanded 在 同时发生地. 当 不 需要 在 大多数 产品, 一个 解耦 电容 的 0.1
µ
F
或者 小 将 是 连接 在 rdel 和 v
SS
.
8 UVLO 欠压 设置. 一个 电阻 能 是 连接 在 这个 管脚 和 v
SS
至 程序 这 欠压 设置
要点, 看 图示 16. 和 这个 管脚 不 连接, 这欠压 使不能运转 是 典型地 6.6v. 当 这个 管脚 是
系 至 v
DD
, 这 欠压 使不能运转 是 典型地 6.2v.
9 RFSH refresh 脉冲波 设置. 一个 外部 电容 能 是 连接 从 这个 管脚 至 v
SS
至 增加 这 长度 的
这 开始 向上 refresh 脉冲波 - 看 图示 14. 如果 这个 管脚 是 不 连接, 这 refresh 脉冲波 是 典型地 1.5
µ
s.
10 DIS 使不能运转 输入. 逻辑 水平的 输入 那 当 带去 高 sets 所有 六 输出 低. dis 高 overrides 所有 其它 输入.
和 dis 低, 这 输出 是 控制 用 这 其它 输入. dis 能 是 驱动 用 信号 水平 的 0v 至 15v
(非 更好 比 v
DD
).
17
24
14
AHO
BHO
CHO
(xho)
高-一侧 输出. 连接 至 这 门 的 这 高-一侧 电源 mosfets 在 各自 阶段.
15
23
15
AHS
BHS
CHS
(xhs)
高-一侧 源 连接. 连接 这 来源 的 这 高-一侧 电源 mosfets 至 这些 管脚. 这
负的 一侧 的 这 自举 电容 应当 也 是 连接 至 这些 管脚.
20 V
DD
积极的 供应. 分离 这个 管脚 至 v
SS
(管脚 6).
21
22
19
ALO
BLO
CLO
(xlo)
低-一侧 输出. 连接 这 门 的 这 低-一侧 电源 mosfets 至 这些 管脚.
便条: x = 一个, b 和 c.
HIP4086
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