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fn2974.3
12月 6, 2005
管脚 描述
标识 号码 类型 描述
AEN1
,
AEN2
3, 7 I 地址 使能: aen是 一个 起作用的 低 信号. aenserves 至 qualify 它的 各自的 总线 准备好
信号 (rdy1 或者 rdy2). aen
1 validates rdy1 当 aen2validates rdy2. 二 aen信号 输入 是
有用的 在 系统 配置这个 准许 这 处理器 至 进入二 multi-主控 系统 busses.
在 非-multi-主控 配置, 这 aen
信号 输入 是 系 真实 (低).
rdy1,
RDY2
4, 6 I 总线 准备好 (转移 完全). rdy 是 一个 起作用的高 信号 这个 是 一个 indication 从 一个 设备
located 在 这 系统 数据 总线 那 数据 有 被 received, 或者 是 有 rdy1 是 qualified 用 aen1
当 rdy2 是 qualified 用 aen2
.
ASYNC
15 I 准备好 同步 选择: async是 一个 输入 这个 定义 这 同步 模式 的
这 准备好 逻辑. 当 async
是 低, 二 stages 的 准备好 synchronization 是 提供. 当
ASYNC
是 left 打开 或者 高, 一个 单独的 平台的 准备好 同步 是 提供.
准备好 5 O 准备好: 准备好 是 一个 起作用的 高 信号 which 是 这 同步 rdy 信号 输入. 准备好 是
cleared 之后 这 有保证的 支撑 时间 至 这 处理器 有 被 符合.
x1, x2 17, 16 i o 结晶 在: x1 和 x2 是 这 管脚 至 这个 一个 结晶 是 连结. 这 结晶 频率 是 3 时间
这 desired 处理器 时钟 频率, (便条 1).
f/c
13 I 频率/结晶 选择: f/c是 一个 strapping 选项. 当 strapped 低. f/c准许 这
处理器’s 时钟 至 是 发生 用 这 结晶. 当 f/c
是 strapped 高, clk 是 发生 为 这
efi 输入, (便条 1).
EFI 14 I 外部 频率 在: 当 f/c
是 strapped 高, clk 是 发生 从 这 输入 频率
appearing 在 这个 管脚. 这 输入 信号 是 一个 square 波 3 时间 这 频率 的 这 desired clk
输出.
CLK 8 O 处理器 时钟: clk 是 这 时钟 输出 美国ed 用 这 处理器 和 所有设备 这个 直接地
连接 至 这 处理器’s local 总线. clk 有 一个 输出放 频率 这个 是 1/3 的 这 结晶 或者 efi
输入 频率 和 一个 1/3 职责 循环.
PCLK 2 O 附带的 时钟: pclk 是一个 附带的 时钟 信号 谁的 输出放 频率 是 1/2 那 的 clk
和 有 一个 50% 职责 循环.
OSC 12 O 振荡器 输出: osc 是 这 输出 的 这 在ternal 振荡器 circuitry. 它的 频率 是 equal 至
那 的 这 结晶.
RES
11 I 重置 在: res是 一个 起作用的 低 信号 这个 是 使用至 发生 重置. 这 82c84a 提供 一个
施密特 触发 输入 所以 那 一个 rc 连接 能是 使用 至 establish 这 电源-向上 重置 的 恰当的
持续时间.
重置 10 O 重置: 重置 是 一个 起作用的 高 信号 这个 是使用 至 重置 这 80c86 家族 processors. 它的 定时
特性 是 决定 用 res
.
CSYNC 1 I 时钟 同步: csync 是 一个 起作用的 高 信号 这个 准许 多样的 82c84as 至 是
同步 至 提供 clocks 那 是 在 阶段. 当 csync 是高 这 内部的 counters 是 重置.
当 csync 变得 低 这 内部的 counters 是 allowed 至 重新开始 counting. csync needs 至 是
externally 同步 至 efi. 当 使用 这 内部的 oscillat或者 csync 应当 是 hardwired 至
地面.
地 9 地面
V
CC
18 V
CC
: 这 +5v 电源 供应 管脚. 一个 0.1
µ
f 电容 在 v
CC
和 地 是 推荐 为
解耦.
便条:
1. 如果 这 结晶 输入 是 不 使用 x1 必须 是 系 至 v
CC
或者 地 和 x2 应当 是 left 打开.
82C84A82C84A
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