CY7C1347G
文档 #: 38-05516 rev. *c 页 5 的 19
函数的 overview
所有 同步的 输入 通过 通过 输入 寄存器 控制
用 这 rising 边缘 的 这 时钟. 所有 数据 输出 通过 通过
输出 寄存器 控制 用这 rising 边缘 的 这 时钟.
最大 进入 延迟 从 这 时钟 上升 (t
CO
) 是 2.6 ns
(250-mhz 设备).
这 cy7c1347g 支持 secondary cache 在 系统
utilizing 也 一个 直线的 或者 interleaved burst sequence. 这
直线的 burst sequence 是 suited为 processors 那 utilize 一个
直线的 burst sequence. 这 burst 顺序 是 用户 可选择的, 和
是 决定 用 抽样 这 模式 输入. accesses 能 是
initiated 和 也 这 address strobe 从 处理器
(adsp
) 或者 这 地址 strobe 从 控制 (adsc).
地址 advancement 通过 这 burst sequence 是
控制 用 这 adv输入. 一个 二-位 在-碎片 wraparound
burst 计数器 俘获 这 first 地址 在 一个 burst sequence
和 automatically increments 这 地址 为 这 rest 的 这
burst 进入.
字节 写 行动 是 qualified 和 这 字节 写 使能
(bwe
) 和 字节 写 选择 (bw
[a:d]
) 输入. 一个 global 写
使能 (gw
) overrides 所有 字节 写 输入 和 写 数据 至
所有 四 字节. 所有 写是 simplified 和 在-碎片
同步的 自-安排时间 写 电路系统.
三 同步的 碎片 选择 (ce
1
, ce
2
, ce
3
) 和 一个
异步的 输出 使能 (oe
) 提供 为 容易 bank
选择 和 输出 触发-状态 控制. adsp
是 ignored 如果 ce
1
是 高.
单独的 读 accesses
这个 进入 是 initiated 当 这 下列的 情况 是
satisfied 在 clock 上升: (1) adsp
或者 adsc 是 asserted 低, (2)
CE
1
, ce
2
, ce
3
是 所有 asserted 起作用的, 和 (3) 这 写 信号
(gw
, bwe) 是 所有 deasserted 高. adsp是 ignored 如果 ce
1
是 高. 这 地址 提交 至 这 地址 输入 (一个
[16:0]
)
是 贮存 在 这 地址 advancement 逻辑 和 这 地址
寄存器 当 正在 提交 至 这 记忆 核心. 这 corre-
sponding 数据 是 允许 至 propagate 至 这 输入 的 这
输出 寄存器. 在 这 rising边缘 的 这 next 时钟 这 数据
是 允许 至 propagate 通过 这 输出寄存器 和 面向
这 数据 总线 在里面 2.6 ns (250-mhz 设备) 如果 oe
是 起作用的
低. 这 仅有的 例外 occurs 当 这 sram 是 emerging
从 一个 deselected 状态 至 一个选择 状态, 它的 输出 是
总是 触发-陈述 在 这 first 循环 的 这 进入. 之后 这
第一 循环 的 这 进入, 这 outputs 是 控制 用 这 oe
信号. consecutive 单独的 read 循环 是 supported. once
这 sram 是 deselected 在 clock 上升 用 这 碎片 选择 和
也 adsp或者 adsc信号, 它的 输出 将 触发-状态 immedi-
ately.
单独的 写 accesses initiated 用 adsp
这个 进入 是 initiated 当两个都 的 这 下列的 情况
是 satisfied 在 时钟 上升: (1) adsp
是 asserted 低, 和 (2)
CE
1
, ce
2
, ce
3
是 所有 asserted 起作用的. 这 地址 提交
至 一个
[16:0]
是 承载 在 这 地址 寄存器 和 这 地址
advancement 逻辑 当 正在 delivered 至 这 内存 核心. 这
写 信号 (gw, bwe, 和 bw
[a:d]
) 和 adv输入 是
ignored 在 th是 第一 循环.
ADSP
-triggered 写 accesses require 二 时钟 循环 至
完全. 如果 gw
是 asserted 低 在 这第二 时钟 上升, 这
数据 提交 至 这 dqs 和 dqps 输入 是 写 在 这
相应的 地址 location 在 这 内存 核心. 如果 gw
是
高, 然后 这 写 运作 是 控制 用 bwe
和
BW
[a:d]
信号. 这 cy7c1347g 提供 字节 写
能力 那 是 描述 在 这 写 循环 描述 表格.
asserting 这 字节 写 使能 输入 (bwe) 和 这 选择
字节 写 (bw
[a:d]
) 输入 将 selectively 写 至 仅有的 这
desired 字节.
字节 不 选择 在 一个 字节 写 运作 将 仍然是
unaltered. 一个 同步的 自-安排时间 写 mechanism 有
被 提供 至 使简化 这 写 行动.
因为 这 cy7c1347g 是 一个 common i/o 设备, 这 输出
使能 (oe
) 必须 是 deasserted 高 在之前 presenting 数据
至 这 dqs 和 dqps 输入. 做 所以 将 触发-状态 这 输出
驱动器. 作 一个 安全 precauti在, dqs 和 dqps 是 自动地-
cally 触发-陈述 whenever 一个 写 循环 是 发现, regardless
的 这 状态 的 oe
.
单独的 写 accesses initiated 用 adsc
ADSC写 accesses 是 initiated 当 这 下列的 condi-
tions 是 satisfied: (1) adsc
是 asserted 低, (2) adsp是
deasserted 高, (3) ce
1
, ce
2
, ce
3
是 所有 asserted 起作用的,
和 (4) 这 适合的 结合体 的 这 写 输入 (gw
,
BWE
, 和 bw
[a:d]
) 是 asserted 起作用的至 conduct 一个 写 至
这 desired 字节(s). adsc
-triggered 写 accesses 需要 一个
单独的 时钟 循环 至 complete. 这 地址 提交 至
一个
[16:0]
是 承载 在 这 地址 寄存器 和 这 地址
advancement 逻辑 当 正在 delivered 至 这 内存 核心. 这
ADV
输入 是 ignored 在 这个循环. 如果 一个 global 写 是
安排, 这 数据 提交 至 这 dqs 和 dqps 是 写
在 这 相应的 地址 location 在 这 内存 核心. 如果 一个
字节 写 是 安排, 仅有的 这 选择 字节 是 写.
字节 不 选择 在 一个 字节 写 运作 将 仍然是
unaltered. 一个 同步的 自-安排时间 写 mechanism 有
被 提供 至 使简化 这 写 行动.
因为 这 cy7c1347g 是 一个 common i/o 设备, 这 输出
使能 (oe
) 必须 是 deasserted 高 在之前 presenting 数据
至 这 dqs 和 dqps 输入. 做 所以 将 触发-状态 这 输出
驱动器. 作 一个 安全 precauti在, dqs 和 dqps 是 自动地-
cally 触发-陈述 whenever 一个 写 循环 是 发现, regardless
的 这 状态 的 oe
.
burst sequences
这 cy7c1347g 提供 一个 two-位 wraparound 计数器, 喂养
用 一个
[1:0]
, 那 实现 也 一个interleaved 或者 直线的 burst
nc, nc/9m,
nc/18m, nc/36m,
nc/72m,
nc/144m,
nc/288m,
nc/576m, nc/1g
–
非 connects
. 不 内部 连接 至 这消逝. nc/9m,nc/18m,nc/36m,nc/72m,
nc/144m, nc/288m, nc/576m 和 nc/1g是 地址 expansion 管脚 那 是 不 内部
连接 至 这 消逝.
管脚 定义
(持续)
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