CY7C1031
CY7C1032
文档 #: 38-05278 rev. *a 页 3 的 13
应用 例子
图示 1
显示 一个 512-kbyte secondary cache 为 这 pentium
微处理器 使用 四 cy7c1031 cache rams.
PENTIUM
CLK
数据
ADR
66-mhz osc
CACHE
CLK
数据
ADR
CLK
数据
ADR
相一致
DIRTY
有效的
相一致
DIRTY
有效的
CD
ADSP
ADSC ADV OE WH
0
,
WL
0
CACHE
控制
CLK
数据
ADR
ADSP
ADSC
ADV
OE
WH, WL
512 KB
7C1031
接口 至
主要的 记忆
WH
,wl
WH,wl
WH,wl
WH
1
,
WL
1
WH
2
,
WL
2
WH
3
,
WL
3
2 2 22
ADS
处理器
TAG
图示 1. cache 使用 四 cy7c1031s
管脚 定义
信号 名字 类型 # 的 管脚 描述
V
CC
输入 1
+
5v 电源
V
CCQ
输入 4
+
5v 或者 3.3v (输出)
地 输入 1 地面
V
SSQ
输入 4 地面 (输出)
CLK 输入 1 时钟
一个
15
– 一个
0
输入 16 地址
ADSP 输入 1 地址 strobe 从 处理器
ADSC 输入 1 地址 strobe 从 cache 控制
WH 输入 1 写 使能 – 高 字节
WL 输入 1 写 使能 – 低 字节
ADV 输入 1 进步
OE 输入 1 输出 使能
CS 输入 1 碎片 选择
DQ
15
–DQ
0
输入/输出 16 regular 数据
DP
1
–DP
0
输入/输出 2 parity 数据
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