初步的
cy28346-2
文档 #: 38-07509 rev. *b 页 7 的 20
特定的 功能
pcif 和 ioapic 时钟 输出
这 pcif 时钟 输出 是 将 至 是 使用, 如果 必需的,
为 系统 ioapic 时钟 函数ality. 任何 二 的 这 pcif
时钟 输出 能 是 使用 作 ioapic 33-mhz 时钟 输出.
它们 是 3.3v 输出 将 是 分隔 向下 通过 一个 简单的
resistive 电压 分隔物 至 满足 明确的 系统 ioapic 时钟
电压 (所需的)东西. 在 这 事件 这些 clocks 是 不
必需的, 然后 这些 clocks 能 是 使用 作 一般 pci clocks
或者 无能 通过 这 assertion 的 这 pci_stp# 管脚.
3v66_1/vch 时钟 输出
这 3v66_1/vch 管脚 有 一个 双 符合实际 那 是 可选择的
通过 smbus.
配置 作 drcg (66m), smbus byte0, 位 5 = ‘0’
这 default 情况 为 这个 管脚 是 至 电源 向上 在 一个 66m
运作. 在 66m 运作 th是 输出 是 sscg 有能力 和
当 spreading 是 转变 在, 这个 时钟 将 是 modulated.
配置 作 vch (48m), smbus byte0, 位 5 = ‘1’
在 这个 模式, 这 输出 是配置 作 一个 48-mhz 非-展开
spectrum 输出. 这个 输出是 阶段 排整齐 和 这 其它
48m 输出 (usb 和 点), 至 在里面 1 ns 管脚-至-管脚 skew.
这 切换 的 3v66_1/vch 在 vch 模式 occurs 在
系统 电源 在. 当 这smbus 位 5 的 字节 0 是
编写程序 从 一个 ‘0’ 至 一个 ‘1’, 这 3v66_1/vch 输出 将
glitch 当 transitioning 至 48m 输出 模式.
pd# (电源-向下) clarification
这 pd# (电源-向下) 管脚 是 使用 至 shut 止 所有 clocks 较早的
至 关闭 止 电源 至 这 设备. pd# 是 一个 异步的
起作用的 低 输入. 这个 信号 是同步 内部 至 这
设备 powering 向下 这 clock synthesizer. pd# 是 一个
异步的 函数 为 powering 向上 这 系统. 当 pd#
是 低, 所有 clocks 是 驱动 至 一个 低 值 和 使保持 那里 和
这 vco 和 plls 是 也 powered 向下. 所有 clocks 是 shut
向下 在 一个 同步的 manner 所以 有 不 至 导致 glitches
当 transitioning 至 这 低 ‘stopped’ 状态.
PD#—Assertion
当 pd# 是 抽样 低 用 二 consecutive rising edges
的 这 cpuc 时钟, 然后 在 这 next 高-至-低 转变
的 pcif, 这 pcif 时钟 是 stopped 低. 在 这 next
高-至-低 转变 的 66buff, 这 66buff 时钟 是 stopped
低. 从 这个 时间, 各自 时钟 将 停止 低 在 它的 next
高-至-低 转变, 除了 这 cput 时钟. 这 cpu
clocks 是 使保持 和 这 cput时钟 管脚 驱动 高 和 一个
值 的 2 x iref, 和 cpuc undriven. 之后 这 last 时钟 有
stopped, 这 rest 的 这 发生器 将 是 shut 向下.
表格 4. 展开 spectrum
SS2 SS1 SS0 展开 模式 Spread%
0 0 0 向下 +0.00, –0.25
0 0 1 向下 +0.00, –0.50
0 1 0 向下 +0.00, –0.75
0 1 1 向下 +0.00, –1.00
1 0 0 中心 +0.13, –0.13
1 0 1 中心 +0.25, –0.25
1 1 0 中心 +0.37, –0.37
1 1 1 中心 +0.50, –1.50
66Buff
PCIF
PWRDWN#
cpu 133mhz
cpu# 133mhz
3V66
66In
ref 14.318mhz
usb 48mhz
图示 1. 电源-向下 assertion定时 waveforms—buffered 模式
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