ADT7467
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参数 最小值 典型值 最大值 单位 测试 情况/comments
打开-流 数字的 输出, pwm1 至 pwm3, xto
电流 下沉, i
OL
8.0 毫安
输出 低 电压, v
OL
0.4 V I
输出
= −8.0 毫安, v
CC
= +3.3 v
高 水平的 输出 电流, i
OH
0.1 1.0 µA V
输出
= v
CC
打开-流 串行 数据 总线 输出 (sda)
输出 低 电压, v
OL
0.4 V I
输出
= −4.0 毫安, v
CC
= +3.3 v
高 水平的 输出 电流, i
OH
0.1 1.0 µA V
输出
= v
CC
smbus 数字的 输入 (scl, sda)
输入 高 电压, v
IH
2.0 V
输入 低 电压, v
IL
0.4 V
Hysteresis 500 mV
数字的 输入 逻辑 水平 (tach 输入)
输入 高 电压, v
IH
2.0 V
5.5 V 最大 输入 电压
输入 低 电压, v
IL
0.8 V
−0.3 V 最小 输入 电压
Hysteresis 0.5 v p-p
数字的 输入 逻辑 水平 (THERM) adtl+
输入 高 电压, v
IH
0.75 × v
CCP
V
输入 低 电压, v
IL
0.4 V
数字的 输入 电流
输入 高 电流, i
IH
−1
µA V
在
= v
CC
输入 低 电流, i
IL
1 µA V
在
= 0
输入 电容, c
在
5 pF
串行 总线 定时
看图示 2
时钟 频率, f
SCLK
10 400 kHz
glitch 免除, t
SW
50
ns
总线 自由 时间, t
BUF
4.7
µs
开始 建制 时间, t
su; sta
4.7
µs
开始 支撑 时间, t
hd; sta
4.0
µs
scl 低 时间, t
低
4.7
µs
scl 高 时间, t
高
4.0 50
µs
scl, sda 上升 时间, t
R
1000
ns
scl, sda 下降 时间, t
F
300
µs
数据 建制 时间, t
su; dat
250
ns
数据 支撑 时间, t
hd; dat
300
ns
发现 时钟 低 timeout, t
TIMEOUT
15 35
ms
能 是 optionally 无能
SCL
SD
一个
PS
SP
t
BUF
t
hd; sta
t
hd; dat
t
su; dat
t
F
t
R
t
低
t
su; sta
t
高
t
hd; sta
t
su; sto
04498-0-002
图示 2. 串行 总线 定时 图解
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