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表格 5. 管脚 函数 描述
管脚 描述
输入
R
AIN0
相似物 输入 为 这 red 频道 0.
G
AIN0
相似物 输入 为 这 绿色 频道 0.
B
B
AIN0
相似物 输入 为 这 蓝 频道 0.
R
AIN1
相似物 输入 为 这 red 频道 1.
G
AIN1
相似物 输入 为 这 绿色 频道 1.
B
B
AIN1
相似物 输入 为 蓝 频道 1.
高 阻抗 输入 那 接受 这 red, 绿色, 和 蓝 频道 graphics 信号, 各自. 这 三 途径
是 完全同样的, 和 能 是 使用 为 任何 colors, 但是 colors 是 assigned 为 便利的 涉及. 它们 accommodate
输入 信号 ranging 从 0.5 v 至 1.0 v 全部 规模. 信号 应当 是 交流-结合 至 这些 管脚 至 支持 clamp
运作. (看 图示 3 为 一个 输入 涉及 电路).
Rx0+ 数字的 输入 频道 0 真实.
Rx0− 数字的 输入 频道 0 complement.
Rx1+ 数字的 输入 频道 1 真实.
Rx1− 数字的 输入 频道 1 complement.
Rx2+ 数字的 输入 频道 2 真实.
Rx2−
数字的 输入 频道 2 complement.
这些 六 管脚 receive 三 pairs tmds (转变 使减少到最低限度差别的 signaling) pixel 数据 (在 10x 这 pixel 比率)
从 一个 数字的 graphics 传输者.
RxC+ 数字的 数据 时钟 真实.
RxC−
数字的 数据 时钟 complement.
这个 时钟 一双 receives 一个 tmds 时钟 在 1× pixel 数据 比率.
HSYNC0 horizontal 同步 输入 频道 0.
HSYNC1
horizontal 同步 输入 频道 1.
这些 输入 receive 一个 逻辑 信号 那 establishes the horizontal 定时 涉及 和 提供 这 频率
涉及 为 pixel 时钟 一代. 这 逻辑 sense 的 这个 管脚 是 控制 用 串行 寄存器 0x12 位 5:4 (hsync
极性). 仅有的 这 leading 边缘 的 hsync 是 起作用的; 这 trailing 边缘 是 ignored. 当 hsync 极性 = 0, 这 下落
边缘 的 hsync 是 使用. 当 hsync polarity = 1, 这 rising 边缘 是 起作用的. 这 输入 包含 一个 施密特 触发 为 噪音
免除.
VSYNC0 vertical 同步 输入 频道 0.
VSYNC1
vertical 同步 输入 频道 1.
这些 是 这 输入 为 vertical 同步.
SOGIN0 同步-在-绿色 输入 频道 0.
SOGIN1
同步-在-绿色 输入 频道 1.
这些 输入 是 提供 至 assist 和 处理 信号 和 embedded 同步, 典型地 在 这 绿色 频道. 这
管脚 是 连接 至 一个 高 速 比较器 和 一个 内部 发生 门槛. 这 门槛 水平的 能 是
编写程序 在 10 mv 步伐 至 任何 电压 在 10 mv 一个d 330 mv 在之上 这 负的 顶峰 的 这 输入 信号.
这 default 电压 门槛 是 150 mv. 当 连接 至一个 交流-结合 graphics signal 和 embedded 同步, 它
生产 一个 同相 数字的 输出 在sogout. (这个 是 通常地 一个 composite 同步 信号, containing 两个都 vertical
和 horizontal 同步 (hsync) 信息 那 必须 是 separated 在之前 passing 这 horizontal 同步 信号 至 hsync.)
当 不 使用, 这个 输入 应当 是 left unconnected. for 更多 详细信息 在 这个 函数 和 如何 它 应当 是
配置, 谈及 至 这
hsync 和 vsync 输入部分.
extclk/coast
coast 输入 至 时钟 发生器 (optional).
这个 输入 将 是 使用 至 导致 这 pixel 时钟 发生器至 停止 同步 和 hsync 和 continue producing 一个
时钟 在 它的 电流 频率 和 阶段.这个 是 有用的 当 处理 信号 从 来源 那 失败 至 生产
horizontal 同步 脉冲 在 这 vertical 间隔. 这 coast信号 是 一般地 不 必需的 为 pc-发生 信号.
这 逻辑 sense 的 这个 管脚 是 控制 用 coast 极性(寄存器 0x18, 位 6:5). 当 不 使用, 这个 管脚 将 是
grounded 和 输入 coast 极性 编写程序 至1 (寄存器 0x18, 管脚 5), 或者 系 高 (至 v
D
通过 一个 10 kΩ 电阻)
和 输入 coast 极性 编写程序 至 0. 输入 coast 极性defaults 至 1 在 电源-向上. 这个 管脚 是 shared 和 这
extclk 函数, 这个 做 不 影响coast 符合实际. 为 更多 详细信息在 coast, 看 这 描述 在 这
时钟
一代
部分.
extclk/coast 外部 时钟.
这个 准许 这 嵌入 的 一个 外部时钟 源 相当 比 这 内部发生 pll 锁 时钟. 这个 管脚 是
shared 和 这 coast 函数, 这个 将 不 影响 extclk 符合实际.
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