AD7652
管脚 配置 和 函数 描述
36
35
34
33
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30
29
28
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26
25
13 14
15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
48
47 46 45 44 39 38 3743 42 41 40
管脚 1
IDENTIFIER
顶 视图
(不 至 规模)
AGND
CNVST
PD
重置
CS
RD
DGND
AGND
AVDD
NC
BYTESWAP
ob/2c
NC
NC
nc = 非 连接
ser/par
D0
D1
BUSY
D15
D14
D13
AD7652
d3/divsclk1
D12
d4/ext/int
d5/invsync
d6/invsclk
d7/rdc/sdin
OGND
OVDD
DVDD
DGND
d8/sdout
d9/sclk
d10/同步
d11/rderror
PDBUF
PDREF
REFBUFIN
温度
AVDD
在
AGND
AGND
NC
INGND
REFGND
REF
02965-0-002
d2/divsclk0
图示 4. 48-含铅的 lqfp (st-48) 和 48-含铅的 lfcsp (cp-48)
表格 6. 管脚 函数 描述
管脚 非. Mnemonic 类型
1
描述
1, 36,
41, 42
AGND P 相似物 电源 地面 管脚.
2, 44 AVDD P 输入 相似物 电源 管脚. nominally 5 v.
3, 6,
7, 40
nc 非 连接.
4 BYTESWAP DI 并行的 模式 选择 (8-/16-位). 当 低, 这 lsb 是 输出在 d[7:0] 和 这 msb 是 输出 在
d[15:8]. 当 高, 这 lsb 是 输出 在d[15:8] 和 这 msb 是 输出 在 d[7:0].
5
ob/2c
DI
笔直地 二进制的/二进制的 twos complement. 当 ob/2c是 高, 这 数字的 输出 是 笔直地 二进制的;
当 低, 这 msb 是 inverted, 结果 在 一个 twoscomplement 输出 从 它的 内部的 变换 寄存器.
8
ser/par
DI 串行/并行的 选择 输入. 当 低, 这 并行的 端口 是 选择; 当 high, 这 串行 接口
模式 是 选择 和 一些 位 的 这 数据 总线 是 使用 作 一个 串行 端口.
9, 10 d[0:1] 做
位 0 和 位 1 的 这 并行的 port 数据 输出 总线. 当 ser/par
是 高, 这些 输出 是 在 高
阻抗.
11, 12 d[2:3]or
divsclk[0:1]
di/o
当 ser/par
是 低, 这些 输出 是 美国ed 作 位 2 和 位 3 的 这并行的 端口 数据 输出 总线.
当 ser/par
是 高, ext/int是 低, 和 rdc/sdin 是 低 (serial 主控 读 之后 转变), 这些
输入, 部分 的 这 串行 端口, 是 使用 至 慢 向下,如果 desired, 这 内部的 串行 时钟 那 clocks 这
数据 输出. 在 其它 串行 modes, 这些 管脚 是 不 使用.
13 d4 或者
ext/
INT
di/o
当 ser/par是 低, 这个 输出 是使用 作 位 4 的 这 并行的 端口 数据 输出 总线.
当 ser/par
是 高, 这个 输入, 部分 的 这 串行 端口,是 使用 作 一个 数字的 选择 输入 为 choosing
这 内部的 数据 时钟 或者 一个 external 数据 时钟. 和 ext/int
系 低, 这 内部的 时钟 是 选择
在 这 sclk 输出. 和 ext/int
设置 至 一个 逻辑 高, 输出 数据 是同步 至 一个 外部 时钟
信号 连接 至 这 sclk 输入.
14 d5 或者
INVSYNC
di/o
当 ser/par
是 低, 这个 输出 是使用 作 位 5 的 这 并行的 端口 数据 输出 总线.
当 ser/par
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 至 选择 这 起作用的 状态 的 这 同步
信号. 它 是 起作用的 在 两个都 主控 和 从动装置 模式.当 低, 同步 是 起作用的 高. 当 高, 同步
是 起作用的 低.
15 d6 或者
INVSCLK
di/o
当 ser/par
是 低, 这个 输出 是使用 作 位 6 的 这 并行的 端口 数据 输出 总线.
当 ser/par
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 至 invert 这 sclk 信号. 它 是 起作用的 在
两个都 主控 和 从动装置 模式.
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