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管脚/球 assignments 和 描述
管脚/球 assignments 和 描述
表格 4: 球/管脚 描述
FBGA
号码
TSOP
号码
标识 Type 描述
g2, g3 45, 46 ck, ck# 输入
时钟: ck 和 ck# 是差别的 时钟 在puts. 所有 地址 和
控制 输入 信号 are 抽样 在 这 越过 的 这 积极的
边缘 的 ck 和 这 负的 边缘 的 ck#. 输出 数据 (dq 和
dqs) 是 关联 至 这 crossings 的 ck 和 ck#.
H3 44 CKE 输入
时钟 使能: cke high activates 和 cke低 deactivates 这
内部的 时钟, 输入 缓存区, 和 输出 驱动器. 带去 cke 低
提供 precharge 电源-向下 和 自 refresh 行动
(所有 banks 空闲) 或者 起作用的 电源-向下 (行 起作用的 在 任何 bank).
cke 是 同步的 为 电源-向下entry 和 exit和 为 自
refresh entry. cke 是 asynchrono美国 为 自 refresh exit 和 为
disabling 这 输出. cke 必须是 maintained 高 全部地
读 和 写 accesses. 输入 buffers (excluding ck, ck#, 和 cke)
是 无能 在 电源- 向下. 输入 缓存区 (excluding cke)
是 无能 在 自 refresh.cke 是 一个 sstl_2 输入 但是 将
发现 一个 lvcmos
低 水平的 之后 v
DD
是 应用 和 直到 cke 是
第一 brought
高, 之后 这个 它 变为 一个 sstl_2 输入 仅有的.
H8 24 CS# 输入
碎片 选择: cs# 使能 (registered 低) 和 使不能运转 (注册
高) 这 command 解码器. 所有commands 是 masked 当 cs#
是 注册 高. cs# 提供为 外部 bank 选择 在
系统 和 多样的 banks. cs# 是 考虑 部分 的 这
command 代号.
h7, g8, g7 23, 22, 21 ras#, cas#,
WE#
输入
command 输入: ras#, cas#, 和 we# (along 和 cs#) 定义
这 command 正在 entered.
3F 47 DM 输入
输入 数据 掩饰: dm 是 一个 输入掩饰 信号 为 写 数据. 输入
数据 是 masked 当 dm 是 sampled 高 along 和 那 输入
数据 在 一个 写 进入. dm 是抽样 在 两个都 edges 的 dqs.
虽然 dm 管脚 是 输入-仅有的, 这 dm 加载 是 设计 至
相一致 那 的 dq 和 dqs 管脚.为 这 x16, ldm 是 dm 为 dq0–
dq7 和 udm 是 dm 为 dq8–dq15. 管脚 20 是 一个 nc 在 x4 和 x8.
f7, 3f 20, 47 ldm, udm
j8, j7 26, 27 ba0, ba1 输入
bank 地址 输入: ba0 和 ba1 定义 至 这个 bank 一个
起作用的, 读, 写, 或者 precharge command 是 正在 应用.
k7, l8, l7,
m8, m2, l3,
l2, k3, k2,
j3, k8,
j2, h2
29, 30, 31,
32, 35, 36,
37, 38, 39,
40, 28
41, 42
a0, a1, a2,
a3, a4, a5,
a6, a7, a8,
a9, a10,
a11, a12
输入
地址 输入: 提供 这 行 一个ddress 为 起作用的 commands, 和
这 column 地址 和 自动 precharge 位 (a10) 为 读/写
commands, 至 选择 在e location 输出 的 这 记忆 排列 在 这
各自的 bank. a10 样本d 在 一个 precharge command
确定 whether 这 precharge 应用 至 一个 bank (a10
低, bank 选择 用 ba0, ba1)或者 所有 banks (a10 高). 这
地址 输入 也 提供 这运算-代号 在 一个 模式 寄存器
设置 command. ba0 和 ba1 定义这个 模式寄存器 (模式
寄存器 或者 扩展 模式 register) 是 承载 在 这 加载
模式 寄存器 command.
a8, b9, b7,
c9, c7, d9,
d7, e9, e1,
d3, d1, c3,
c1, b3, b1,
A2
2, 4, 5,
7, 8, 10,
11, 13, 54,
56, 57, 59,
60, 62, 63,
65
DQ0–DQ2
DQ3–DQ5
DQ6–DQ8
DQ9–DQ11
DQ12–DQ14
DQ15
i/o
数据 输入/输出: 数据 总线 为
x16
.
14, 17, 25, 43,
53
NC –
非 连接 为
x16
这些 管脚 应当 是 left unconnected.
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