MC145481
MOTOROLA
4
RO–
receive 相似物 输出 (反相的) (管脚 2)
这个 是 这 反相的 输出 的 这 receive smoothing 过滤
从 这 digital–to–analog 转换器. 这个 输出 是 有能力
的 驱动 一个 2 k
Ω
加载 至 0.886 v 顶峰 关联 至 这 v
AG
管脚. 如果 这 设备 是 运作 half–channel 和 这 fst 管脚
clocking 和 fsr 管脚 使保持 低, 这 receive 过滤 输入 将 是
conencted 至 这 v
AG
电压. 这个 降低 过往旅客 在
这 ro– 管脚 当 full–channel 运作 是 resumed 用
clocking 这 fsr 管脚. 这个 管脚 是 高 阻抗 当 这
设备 是 在 这 powered–down 模式.
PI
电源 放大器 输入 (管脚 3)
这个 是 这 反相的 输入 至 这 po– 放大器. 这 non–
反相的 输入 至 这 po– 放大器 是 内部 系 至 这
V
AG
管脚. 这 pi 和 po– 管脚 是 使用 和 外部 resis-
tors 在 一个 反相的 运算 放大 增益 电路 至 设置 这 增益 的 这
po+ 和 po– push–pull 电源 放大器 输出. 连接-
ing pi 至 v
DD
将 电源 向下 这 电源 驱动器 放大器 和
这 po+ 和 po– 输出 将 是 高 阻抗.
PO–
电源 放大器 输出 (反相的) (管脚 4)
这个 是 这 反相的 电源 放大器 输出, 这个 是 使用
至 提供 一个 反馈 信号 至 这 pi 管脚 至 设置 这 增益 的
这 push–pull 电源 放大器 输出. 这个 管脚 是 有能力 的
驱动 一个 300
Ω
加载 至 po+. 这 po+ 和 po– 输出 是
差别的 (push–pull) 和 有能力 的 驱动 一个 300
Ω
加载 至
1.772 v 顶峰, 这个 是 3.544 v peak–to–peak. 这 偏差 volt-
age 和 信号 涉及 的 这个 输出 是 这 v
AG
管脚. 这
V
AG
管脚 不能 源 或者 下沉 作 更 电流 作 这个 管脚,
和 因此 低 阻抗 负载 必须 是 在 po+
和 po–. 这 po+ 和 po– 差别的 驱动器 是 也 ca-
pable 的 驱动 一个 100
Ω
resistive 加载 或者 一个 100 nf piezoelec-
tric transducer 在 序列 和 一个 20
Ω
resister 和 一个 小
增加 在 扭曲量. 这些 驱动器 将 是 使用 至 驱动 re-
sistive 负载 的
≥
32
Ω
当 这 增益 的 po– 是 设置 至 1/4 或者
较少. 连接 pi 至 v
DD
将 电源 向下 这 电源 驱动器
放大器 和 这 po+ 和 po– 输出 将 是 高 imped-
ance. 这个 管脚 是 也 高 阻抗 当 这 设备 是
powered 向下 用 这 pdi
管脚.
PO+
电源 放大器 输出 (non–inverting) (管脚 5)
这个 是 这 non–inverting 电源 放大器 输出, 这个 是
一个 inverted 版本 的 这 信号 在 po–. 这个 管脚 是 有能力
的 驱动 一个 300
Ω
加载 至 po–. 连接 pi 至 v
DD
将
电源 向下 这 电源 驱动器 放大器 和 这 po+ 和
po– 输出 将 是 高 阻抗. 这个 管脚 是 也 高 im-
pedance 当 这 设备 是 powered 向下 用 这 pdi
管脚.
看 pi 和 po– 为 更多 信息.
数字的 接口
MCLK
主控 时钟 (管脚 11)
这个 是 这 主控 时钟 输入 管脚. 这 时钟 信号 应用
至 这个 管脚 是 使用 至 发生 这 内部的 256 khz 时钟 和
sequencing 信号 为 这 switched–capacitor 过滤, 模数转换器,
和 dac. 这 内部的 预分频器 逻辑 比较 这 时钟 在
这个 管脚 至 这 时钟 在 fst (8 khz) 和 将 automatically
接受 256, 512, 1536, 1544, 2048, 2560, 或者 4096 khz. 为
mclk 发生率 的 256 和 512 khz, mclk 必须 是 syn-
chronous 和 大概 rising 边缘 排整齐 至 fst. 为
最佳的 效能 在 发生率 的 1.536 mhz 和
高等级的, mclk 应当 是 同步的 和 大概 ris-
ing 边缘 排整齐 至 这 rising 边缘 的 fst. 在 许多 ap-
plications, mclk 将 是 系 至 这 bclkt 管脚.
FST
框架 同步, transmit (管脚 14)
这个 管脚 accepts 一个 8 khz 时钟 那 synchronizes 这 输出-
放 的 这 串行 pcm 数据 在 这 dt 管脚. 这个 输入 是 com-
patible 和 各种各样的 standards 包含 idl, 长 框架
同步, 短的 框架 同步, 和 gci formats. 如果 两个都 fst 和
fsr 是 使保持 低 为 一些 8 khz frames, 这 设备 将
电源 向下.
BCLKT
位 时钟, transmit (管脚 12)
这个 管脚 控制 这 转移 比率 的 transmit pcm 数据. 在
这 idl 和 gci 模式 它 也 控制 这 转移 比率 的
这 receive pcm 数据. 这个 管脚 能 接受 任何 位 时钟 fre-
quency 从 64 至 4096 khz 为 长 框架 同步 和 短的
框架 同步 定时. 这个 管脚 能 接受 时钟 发生率
从 256 khz 至 4.096 mhz 在 idl 模式, 和 从 512 khz
至 6.176 mhz 为 gci 定时 模式.
DT
数据, transmit (管脚 13)
这个 管脚 是 控制 用 fst 和 bclkt 和 是 高 im-
pedance 除了 当 outputting pcm 数据. 当 运行
在 这 idl 或者 gci 模式, 数据 是 输出 在 也 这 b1 或者 b2
频道 作 选择 用 fsr. 这个 管脚 是 高 阻抗
当 这 设备 是 在 这 powered 向下 模式.
FSR
框架 同步, receive (管脚 7)
当 使用 在 这 长 框架 同步 或者 短的 框架 同步
模式, 这个 管脚 accepts 一个 8 khz 时钟, 这个 synchronizes
这 输入 的 这 串行 pcm 数据 在 这 dr 管脚. fsr 能 是
异步的 至 fst 在 这 长 框架 同步 或者 短的
框架 同步 模式. 当 一个 isdn 模式 (idl 或者 gci) 有
被 选择 和 bclkr, 这个 管脚 选择 也 b1 (逻辑 0)
或者 b2 (逻辑 1) 作 这 起作用的 数据 频道.
BCLKR
位 时钟, receive (管脚 9)
当 使用 在 这 长 框架 同步 或者 短的 框架 同步
模式, 这个 管脚 accepts 任何 位 时钟 频率 从 64 至
4096 khz. 当 这个 管脚 是 使保持 在 一个 逻辑 1, fst, bclkt, dt,
和 dr 变为 idl 接口 兼容. 当 这个 管脚 是
使保持 在 一个 逻辑 0, fst, bclkt, dt, 和 dr 变为 gci inter-
面向 兼容.
DR
数据, receive (管脚 8)
这个 管脚 是 这 pcm 数据 输入, 和 当 在 一个 长 框架
同步 或者 短的 框架 同步 模式 是 控制 用 fsr 和
bclkr. 当 在 这 idl 或者 gci 模式, 这个 数据 转移 是
控制 用 fst 和 bclkt. fsr 和 bclkr 选择 这
b 频道 和 isdn 模式, 各自.
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