ess 技术, 公司 sam0462-031704 3
es6028 产品 brief
es6028 管脚 描述
es6028 管脚 描述
表格 1 lists 这 管脚 描述 为 这 es6028.
表格 1 es6028 管脚 描述
名字 管脚 号码 i/o 定义
VEE
1,18, 27, 59, 68, 75,
92, 99, 104, 130,
148, 157, 159, 164,
183, 193, 201
P i/o 电源 供应.
la[21:0]
2-7, 10-16, 19-23,
204-207
O risc 端口 地址 总线.
VSS
8, 17, 26, 34, 43,
60, 67, 76, 84, 91,
98, 103, 120, 129,
138, 147, 156, 163,
171, 177, 184, 192,
200, 208
G 地面.
VCC
9, 35, 44, 83, 121,
139, 172
P 核心 电源 供应.
RESET# 24 I 重置 输入, 起作用的-低.
TDMDX
25
O tdm transmit 数据 输出.
RSEL
I lcs3 只读存储器 激励 数据 宽度 选择. strapped 至 vcc 或者 地面 通过 4.7-k
Ω
电阻; 读 仅有的 在 重置.
TDMDR 28 I tdm receive 数据 输入.
TDMCLK 29 I tdm 时钟 输入.
TDMFS 30 I tdm 框架 同步 输入.
TDMTSC# 31 O tdm 输出 使能.
TWS
32
O 音频的 transmit 框架 同步 输出.
sel_pll2
I 系统 和 dsck 输出 时钟 频率 选择 是 制造 在 这 rising 边缘 的
reset#. 这 矩阵变换 在下 lists 这 有 时钟 发生率 和 它们的
各自的 pll 位 settings. strapped 至 vcc 或者 地面 通过 4.7-k
Ω
电阻; 读
仅有的 在 重置.
RSEL 选择
016-位 只读存储器
18-位 只读存储器
sel_pll2 sel_pll1 sel_pll0 时钟 类型
0 0 0 dclk x 4.25
0 0 1 保留
0 1 0 绕过 模式
0 1 1 dclk x 3.75
1 0 0 dclk x 4.5
1 0 1 保留
1 1 0 dclk x 3.5
1 1 1 dclk x 4