rev. b
–5–
ad1555/ad1556
定时 规格
标识 最小值 典型值 最大值 单位
clkin 频率
1
f
CLKIN
0.975 1.024 1.075 MHz
clkin 职责 循环 错误 45 55 %
mclk 输出 频率
1
f
CLKIN
/4
同步 建制 时间 t
1
10 ns
同步 支撑 时间 t
2
10 ns
clkin rising 至 mclk 输出 下落 在 同步 t
3
20 ns
clkin 下落 至 mclk 输出 rising t
4
20 ns
clkin 下落 至 mclk 输出 下落 t
5
20 ns
mclk 输入 下落 至 mdata 下落 t
6
30 ns
mclk 输入 rising 至 mdata 和 mflg 有效的 t
7
100 ns
tdata 建制 时间 之后 同步 t
8
5ns
tdata 支撑 时间 t
9
5ns
重置 建制 时间 t
10
15 ns
重置 支撑 时间 t
11
15 ns
clkin 下落 至 drdy rising t
12
20 ns
clkin rising 至 drdy 下落
2
t
13
20 ns
clkin rising 至
错误
下落 t
14
50 ns
rsel 至 数据 有效的 t
15
25 ns
rsel 建制 至 sclk 下落 t
16
10 ns
drdy 至 数据 有效的 t
17
25 ns
drdy 高 建制 至 sclk 下落 t
18
10 ns
r/
W
至 数据 有效的 t
19
25 ns
r/
W
高 建制 至 sclk 下落 t
20
10 ns
CS
至 数据 有效的 t
21
25 ns
CS
低 建制 至 sclk 下落 t
22
10 ns
sclk rising 至 dout 有效的 t
23
25 ns
sclk 高 pulsewidth t
24
25 ns
sclk 低 pulsewidth t
25
25 ns
sclk 时期 t
26
70 ns
sclk 下落 至 drdy 下落
2
t
27
20 ns
CS
高 或者 r/
W
低 至 dout hi-z t
28
20 ns
r/
W
低 建制 至 sclk 下落 t
29
10 ns
CS
低 建制 至 sclk 下落 t
30
10 ns
数据 建制 时间 至 sclk 下落 t
31
10 ns
数据 支撑 时间 之后 sclk 下落 t
32
10 ns
r/
W
支撑 时间 之后 sclk 下落 t
33
10 ns
注释
1
这 增益 的 这 modulator 是 均衡的 至 f
CLKIN
和 mclk 频率.
2
和 drdybuf 低 仅有的. 当 drdybuf 是 高, 这个 定时 也 取决于 在 这 值 的 这 外部 拉-向下 电阻.
规格 主题 至 改变 没有 注意.
(+v
一个
= +5 v
5%; –v
一个
= –5 v
5%; ad1555 v
L
= 5 V
5%, ad1556 v
L
= 2.85 v 至 5.25 v;
clkin = 1.024 mhz; agnd = dgnd = 0 v; c
L
= 50 pf; t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出)
I
OH
I
OL
至 输出
管脚
1.4v
C
L
50pF
500
一个
1.6ma
图示 2. 加载 电路 为 数字的 接口 定时
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