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资料编号:121133
 
资料名称:AD1857JRSRL
 
文件大小: 263.66K
   
说明
 
介绍:
Stereo, Single Supply 16-, 18- and 20-Bit Sigma-Delta DACs
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
ad1857/ad1858
rev. 0
–12–
图示 18 显示 这 建议的 接口 至 这飞利浦 saa2500*
mpeg 音频的 解码器 ic. 这 saa2500 支持 18 位 的
数据 使用 一个 i
2
s-兼容 输出 format.
SCK
WS
FSCLKIN
SD
SAA2500
256 x f
s
HI
L
R
CLK
BCLK
SDATA
模式
AD1857
384/
256
20
19
18
3
6
MCLK
1
HI
图示 18. 接口 至 saa2500
图示 19 显示 这 建议的 接口 至 这 zoran zr38000*
dsp 碎片, 这个 能 act 作 一个 mpeg 音频的 或者 交流-3 音频的
解码器. 这 zr38000 支持 16 位 的 数据 使用 一个 left-
justified 输出 format.
20
SCKB
WSB
SCKIN
SDB
ZR38000
256 x f
s
LO
L
R
CLK
BCLK
SDATA
模式
AD1857
384/
256
19
18
3
6
MCLK1
HI
图示 19. 接口 至 zr38000
图示 20 显示 这 建议的 接口 至 这 c-cube
Microsystemscl480* mpeg 系统 解码器 ic. 这 cl480
支持 16 位 的 数据 使用 一个 正确的-justified 输出 format.
20
19
18
da-bck
da-lrck
da-xck
da-数据
CL480
256 x f
s
HI
L
R
CLK
BCLK
SDATA
模式
AD1858
3
6
384/
256
HI
MCLK1
图示 20. 接口 至 cl480
控制 信号
这 模式 和 deemp 控制 输入 是 正常情况下 连接
hi 或者 lo 至 establish 这 运行 状态 的 这 ad1857/ad1858.
它们 能 是 changed dynamically (和 asynchronously 至 这
L
R
clk 和 这 主控 时钟) 作 长 作 它们 是 稳固的 在之前
这 第一 串行 数据 输入 位 (i.e., 这 msb) 是 提交 至 这
ad1857/ad1858.
应用 issues
接口 至 mpeg 音频的 decoders
图示 15 显示 这 建议的 接口 至 这 相似物 设备
adsp-21xx 家族 的 dsp 碎片, 为 这个 一些 mpeg
音频的 decode algorithms 是 有. 这 adsp-21xx
支持 16 位 的 数据 使用 一个 left-justified dsp 串行 端口
样式 format.
SCLK
DR
RFS
TFS
DT
adsp-21xx
NC
NC
HI
L
R
CLK
BCLK
SDATA
模式
AD1858
384/
256
19
18
20
3
6
nc = 非 连接
HI
MCLK1
图示 15. 接口 至 adsp-21xx
图示 16 显示 这建议的 接口 至这 德州 器械
tms320av110* mpeg 音频的 解码器 ic. 这 tms320av110
支持 18 位 的 数据 使用 一个 正确的-justified 输出 format.
SCLK
LRCLK
PCMCLK
PCMDATA
TMS320AV110
256 x f
s
HI
L
R
CLK
BCLK
SDATA
模式
AD1858
384/
256
18
19
20
3
6
MCLK
1
HI
图示 16. 接口 至 tms320av110
图示 17 显示 这 建议的 接口 至 这 lsi 逻辑
l64111* mpeg 音频的 解码器 ic. 这 l64111 支持 16
位 的 数据 使用 一个 left-justified 输出 format.
SCLKO
LRCLKO
SYSCLK
SERO
L64111
384 x f
s
LO
L
R
CLK
BCLK
SDATA
模式
AD1857
384/
256
20
19
18
3
6
MCLK1
LO
图示 17. 接口 至 l64111
*all 商标 是 properties 的 它们的 各自的 holders.
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