rev. b
ad5200/ad5201
–13–
ad5200 wiper-至-一个 阻抗
DR
WA
(dec) (
) 输出 状态
255 50 全部-规模 (r
W
)
128 5030 Midscale
1 10011 1 lsb
0 10050 零-规模 (r
AB
+ r
W
)
ad5201 wiper-至-一个 阻抗
DR
WA
(dec) (
) 输出 状态
32 50 全部-规模 (r
W
)
16 5050 Midscale
1 9738 1 lsb
0 10050 零-规模 (r
AB
+ r
W
)
这 容忍 的 这 名义上的 阻抗 能 是
±
30% 预定的 至
处理 lot dependance. 如果 用户 应用 这 rdac 在 rheostat
(能变的 阻抗) 模式, 它们 应当 是 知道 的 此类 specifi-
cation 的 容忍. 这 改变 在 r
AB
和 温度 有 一个
500 ppm/
°
c 温度 系数.
程序编制 这 分压器 分隔物
电压 输出 运作
这 数字的 分压器 容易地 发生 输出 电压 在
wiper-至-b 和 wiper-至-一个 至 是 均衡的 至 这 输入 volt-
age 在 一个 至 b.
不像 这 极性 的 v
DD
–
V
SS
, 这个 必须 是 积极的, volt-
age 横过 一个
–
b, w
–
一个, 和 w
–
b 能 是 在 也 极性.
如果 ignoring 这 影响 的 这 wiper 阻抗 为 一个 approxima-
tion, 连接 一个 终端 至 5 v 和 b 终端 至 地面
生产 一个 输出 电压 在 这 wiper 这个 能 是 任何 值
开始 在 almost 零 至 almost 全部 规模 和 这 minor devia-
tion contributed 用 这 wiper 阻抗. 各自 lsb 的 电压 是
equal 至 这 电压 应用 横过 终端 ab 分隔 用 这
2
N
-1
和 2
N
位置 决议 的 这 分压器 分隔物 为
ad5200 和 ad5201 各自. 这 一般 等式 defin-
ing 这 输出 电压 和 遵守 至 地面 为 任何 有效的 输入
电压 应用 至 terminals 一个 和 b 是:
VD
D
VV
WABB
()
=+
255
为 ad5200 (5)
VD
D
VV
WABB
()
=+
32
为 ad5201 (6)
在哪里
D
在 ad5200 是 在 0 至 255 和
D
在 ad5201 是
在 0 至 32.
为 更多 精确 计算, 包含 这 影响 的 wiper
阻抗, v
W
能 是 建立 作:
VD
RD
R
V
RD
R
V
W
WB
AB
一个
WA
AB
B
()
=
()
+
()
(7)
在哪里
R
WB
(
D
) 和
R
WA
(
D
) 能 是 得到 从 equations
1 至 4.
运作 的 这 数字的 分压器 在 这 分隔物 模式 结果
在 更多 精确 运作 在 温度. here 这 输出
电压 是 依赖 在 这 比率 的 这 内部的 电阻器 和 不
这 绝对 值; 因此, 这 逐渐变化 减少 至 15 ppm/
°
c.
数字的 接合
这 ad5200/ad5201 包含 一个 标准 三-线 串行 输入
控制 接口. 这 三 输入 是 时钟 (clk),
cs,
和
串行 数据 输入 (sdi). 这 积极的-边缘-敏感的 clk 输入
需要 clean transitions 至 避免 clocking incorrect 数据 在
这 串行 输入 寄存器. 标准 逻辑 families 工作 好. 如果
机械的 switches 是 使用 为 产品 evaluation, 它们
应当 是 debounced 用 一个 flip-flop 或者 其它 合适的 意思.
图示 3 显示 更多 detail 的 这 内部的 数字的 电路系统. 当
CS
是 低, 这 时钟 负载 数据 在 这 串行 寄存器 在 各自
积极的 时钟 边缘 (看 表格 iii).
SER
REG
pwr-在
PRESET
V
SS
一个
W
B
SHDN
RDAC
REG
Dx
8/6
V
DD
CS
CLK
SDI
地
ad5200/ad5201
图示 3. 块 图解
表格 iii. 输入 逻辑 控制 真实 表格
CLK
CS SHDN
寄存器 activity
L L H 非 sr 效应.
P L H 变换 一个 位 在 从 这 sdi 管脚.
X P H 加载 sr 数据 在 rdac 获得.
X H H 非 运作.
X H L 打开 电路 在 一个 终端 和 短的
电路 在 w 至 b terminals.
便条
p = 积极的 边缘, x = don
’
t 小心, sr = 变换 寄存器.
所有 数字的 输入 是 保护 和 一个 序列 输入 电阻 和
并行的 齐纳 静电释放 结构 显示 在 图示 4. 应用 至
数字的 输入 管脚
CS
, sdi,
SHDN
, clk.
340
逻辑
V
SS
图示 4. 静电释放 保护 的 数字的 管脚
一个,b,w
V
SS
图示 5. 静电释放 保护 的 电阻 terminals
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