ad5204/ad5206
–9–
rev. 0
这 典型 分发 的 r
BA
从 频道-至-频道 matches
在里面
±
1%. 不管怎样, 设备-至-设备 相一致 是 处理 lot
依赖, having 一个
±
30% 变化. 这 改变 在 r
BA
和
温度 有 一个 700 ppm/
°
c 温度 系数.
程序编制 这 分压器 分隔物
电压 输出 运作
这 数字的 分压器 容易地 发生 一个 输出 电压
均衡的 至 这 输入 电压 应用 至 一个 给 终端.
为 例子, 连接 一个 终端 至 +5 v 和 b 终端 至
地面 生产 一个 输出 电压 在 这 wiper 这个 能 是
任何 值 开始 在 零 伏特 向上 至 1 lsb 较少 比 +5 v. 各自
lsb 的 电压 是 equal 至 这 电压 应用 横过 终端
ab 分隔 用 这 256-位置 决议 的 这 分压器
分隔物. 这 一般 等式 defining 这 输出 电压 和
遵守 至 地面 为 任何 给 输入 电压 应用 至 termi-
nals ab 是:
V
W
(
Dx
) =
Dx
/256
×
V
AB
+
V
B
(3)
运作 的 这 数字的 分压器 在 这 分隔物 模式 结果
在 更多 精确 运作 在 温度. here 这 输出
电压 是 依赖 在 这 比率 的 这 内部的 电阻器 不 这
绝对 值, 因此, 这 逐渐变化 改进 至 15 ppm/
°
c.
D7
D0
A1
W1
B1
V
DD
ad5204/ad5206
CS
CLK
8
EN
地址
DEC
A2
A1
A0
SDI
DI
SER
REG
D0
D7
a4/a6
w4/w6
b4/b6
SHDN
RDAC
获得
#1
R
D7
D0
RDAC
获得
#4/#6
R
SDO
做
地
PR
(ad5204 仅有的)
(ad5204
仅有的)
(ad5204
仅有的)
图示 17. 块 图解
数字的 接合
这 ad5204/ad5206 包含 一个 标准 三-线 串行 输入
控制 接口. 这 三 输入 是 时钟 (clk),
CS
和
串行 数据 输入 (sdi). 这 积极的-边缘 敏感的 clk 输入
需要 clean transitions 至 避免 clocking incorrect 数据 在
这 串行 输入 寄存器. 标准 逻辑 families 工作 好. 如果
机械的 switches 是 使用 为 产品 evaluation 它们 应当
是 debounced 用 一个 flip-flop 或者 其它 合适的 意思. 图示 17
显示 更多 detail 的 这 内部的 数字的 电路系统. 当
CS
是
带去 起作用的 低 这 时钟 负载 数据 在 这 串行 寄存器 在
各自 积极的 时钟 边缘, 看 表格 iv. 当 使用 一个 积极的
(v
DD
) 和 负的 (v
SS
) 供应 电压, 这 逻辑 水平 是 安静的
关联 至 数字的 地面 (地).
这 串行-数据-输出 (sdo) 管脚 包含 一个 打开 流 n-
频道 场效应晶体管. 这个 输出 需要 一个 拉-向上 电阻 在 顺序 至
转移 数据 至 这 next 包装’s sdi 管脚. 这 拉-向上 电阻
末端 电压 将 是 大 比 这 v
DD
供应 的 这
ad5204 sdo 输出 设备, e.g., 这 ad5204 可以 运作 在
V
DD
= 3.3 v 和 这 拉-向上 为 接口 至 这 next 设备
可以 是 设置 在 +5 v. 这个 准许 为 daisy chaining 一些
rdacs 从 一个 单独的 处理器 串行-数据 线条. 时钟 时期
needs 至 是 增加 当 使用 一个 拉-向上 电阻 至 这 sdi
管脚 的 这 下列的 设备 在 这 序列. 电容的 加载 在
这 daisy chain node sdo-sdi 在 设备 必须 是 交流-
counted 为 至 successfully 转移 数据. 当 daisy chaining 是
使用, 这
CS
应当 是 保持 低 直到 所有 这 位 的 每 包装-
age 是 clocked 在 它们的 各自的 串行 寄存器 insuring 那
这 地址 位 和 数据 位 是 在 这 恰当的 解码 loca-
tion. 这个 将 需要 22 位 的 地址 和 数据 complying
至 这 文字 format 提供 在 表格 i 如果 二 ad5204 四-
频道 rdacs 是 daisy chained. 在 关闭
(shdn)
这 sdo 输出 管脚 是 强迫 至 这 止 (逻辑 高 状态) 至
使不能运转 电源 消耗 在 这 拉-向上 电阻. 看 图示 19
为 相等的 sdo 输出 电路 图式.
表格 iv. 输入 逻辑 控制 真实 表格
CLK
CS PR SHDN
寄存器 activity
L L H H 非 sr 效应, 使能 sdo 管脚.
P L H H 变换 一个 位 在 从 这 sdi 管脚.
这 eleventh 先前 entered 位
是 shifted 输出 的 这 sdo 管脚.
X P H H 加载 sr 数据 在 rdac 获得 为基础
在 a2, a1, a0 decode (t能 v).
X H H H 非 运作.
X X L H sets 所有 rdac latches 至 midscale,
wiper 集中 和 sdo 获得
cleared.
X H P H latches 所有 rdac latches 至 80
H
.
X H H L 打开 电路 所有 电阻 一个 termi-
nals, connects w 至 b, 转变 止
sdo 输出 晶体管.
便条: p = 积极的 边缘, x = don’t 小心, sr = 变换 register.
表格 v. 地址 decode 表格
A2 A1 A0 获得 解码
0 0 0 RDAC#1
0 0 1 RDAC#2
0 1 0 RDAC#3
0 1 1 RDAC#4
1 0 0 rdac#5 ad5206 仅有的
1 0 1 rdac#6 ad5206 仅有的
这 数据 建制 和 数据 支撑 时间 在 这 规格 表格
决定 这 数据 有效的 时间 (所需的)东西. 这 last 11 位 的
这 数据 文字 entered 在 这 串行 寄存器 是 使保持 当
CS
returns 高. 在 这 一样 时间
CS
变得 高 它 门 这 地址
解码器 enabling 一个 的 四 或者 六 积极的 边缘 triggered rdac
latches, 看 图示 18 detail.
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