AD7242/ad7244
rev. 一个
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定时 和 控制
交流 和 这 ad7242/ad7244 是 通过 六 串行 逻辑
输入. 这些 组成 的 独立的 串行 clocks, 文字 framing 和
数据 线条 为 各自 dac. dac updating 是 控制 用 二
数字的 输入:
LDACA
为 updating v
OUTA
和
LDACB
为
updating v
OUTB
. 这些 输入 能 是 asserted independently 的
这 微处理器 用 一个 外部 计时器 当 准确的 updating
间隔 是 必需的. alternatively, 这
LDACA
和
LDACB
输入 能 是 驱动 从 一个 解码 地址 总线 准许 这
微处理器 控制 在 dac updating 作 好 作 数据
交流 至 这 ad7242/ad7244 输入 latches.
这 ad7242/ad7244 包含 二 latches 每 dac, 一个 输入
获得 和 一个 dac 获得. 数据 必须 是 承载 至 这 输入 获得
下面 这 控制 的 tclka,
TFSA
和 dta 为 输入 获得
一个 和 tclkb,
TFSB
和 dtb 为 输入 获得 b. 数据 是 然后
transferred 从 输入 获得 一个 至 dac 获得 一个 下面 这 控制
的 这
LDACA
信号, 当
LDACB
控制 这 加载 的 dac
获得 b 从 输入 获得 b. 仅有的 这 数据 使保持 在 这 dac
latches 确定 这 相似物 输出 的 这 ad7242/ad7244.
数据 是 承载 至 这 输入 latches 下面 控制 的 这 respec-
tive tclk,
TFS
和 dt 信号. 这 ad7242/ad7244
expects 一个 16-位 stream 的 串行 数据 在 它的 dt 输入. 数据
必须 是 有效的 在 这 下落 边缘 的 tclk. 这
TFS
输入
提供 这 框架 同步 信号 那 tells 这 ad7242/
ad7244 那 有效的 串行 数据 将 是 有 在 这 dt 输入
为 这 next 16 下落 edges 的 tclk. 图示 6 显示 这
定时 图解 为 运作 的 也 的 这 二 串行 输入
端口 在 这 部分.
虽然 16 位 的 数据 是 clocked 在 这 输入 获得, 仅有的
12 位 是 transferred 在 这 dac 获得 为 这 ad7242 和
14 位 是 transferred 为 这 ad7244. 因此, 4 位 在 这
ad7242 数据 stream 和 2 位 在 这 ad7244 数据 stream 是
don’t cares 自从 它们的 值 做 不 影响 这 dac 获得 数据.
这 位 positions 是 这 don’t cares followed 用 这 dac 数据
开始 和 这 msb (看 图示 6).
这 各自的
LDAC
信号 控制 这 转移 的 数据 至 这
各自的 dac latches. 正常情况下, 数据 是 承载 至 这 dac
获得 在 这 下落 边缘 的
LDAC
. 不管怎样, 如果
LDAC
是 使保持
低, 串行 数据 是 承载 至 这 dac 获得 在 这 sixteenth
下落 边缘 的 tclk. 如果
LDAC
变得 低 在 这 加载 的
串行 数据 至 这 输入 获得, 非 dac 获得 更新 takes 放置
在 这 下落 边缘 的
LDAC
. 如果
LDAC
stays 低 直到 这 串行
转移 是 完成, 然后 这 更新 takes 放置 在 这 sixteenth
下落 边缘 的 tclk. 如果
LDAC
returns 高 在之前 这 串行
数据 转移 是 完成, 非 dac 获得 更新 takes 放置.
如果 seventeen 或者 更多 tclk edges 出现 当
TFS
是 低, 这
seventeenth (和 在之外) 时钟 edges 是 ignored, i.e., 非
更远 数据 是 clocked 在 这 输入 获得 之后 这 sixteenth
tclk 边缘 下列的 一个 下落 边缘 在
TFS
.
图示 6. ad7242/ad7244 定时 图解
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