AD7002
–6–
rev. b
输入 时钟 定时
1
限制 在
参数 T
一个
= –40
c 至 +85
C 单位 描述
t
1
76 ns 最小值 clk1, clk2, aux clk 循环 时间
t
2
30 ns 最小值 clk1, clk2, aux clk 高 时间
t
3
30 ns 最小值 clk1, clk2, aux clk 低 时间
transmit 部分 定时
限制 在
参数 T
一个
= –40
c 至 +85
C 单位 描述
t
4
10 ns 最小值 tx 睡眠 支撑 时间
t
5
20 ns 最小值 tx 睡眠 建制 时间
t
6
24 t
1
ns 最小值 tx clk 起作用的 之后 clk1 rising 边缘 下列的
24 t
1
+ 80 ns 最大值 tx 睡眠 低
t
7
48 t
1
ns tx clk 循环 时间
t
8
24 t
1
ns tx clk 高 时间
t
9
24 t
1
ns tx clk 低 时间
t
10
0 ns 最小值 传播 延迟 从 clk1 至 tx clk
100 ns 最大值
30 ns 最大值
t
11
30 ns 最大值 数据 建制 时间
t
12
10 ns 最小值 数据 支撑 时间
t
13
0 ns 最小值 tx clk 至 tx 睡眠 asserted 为 last tx clk 循环
2
23 t
1
ns 最大值
t
14
10 ns 典型值 数字的 输出 上升 时间
3
t
15
10 ns 典型值 数字的 输出 下降 时间
3
auxiliary dac 定时
限制 在
参数 T
一个
= –40
c 至 +85
C 单位 描述
t
16
10 ns 最小值 aux 数据 建制 时间
t
17
10 ns 最小值 aux 数据 支撑 时间
t
18
25 ns 最小值 aux 获得 至 sclk 下落 边缘 建制 时间
t
19
20 ns 最小值 aux 获得 至 sclk 下落 边缘 支撑 时间
t
20
50 ns 最大值 aux 获得 高 至 aux 标记 有效的 延迟
t
21
10 ns 典型值 数字的 输出 上升 时间
t
22
10 ns 典型值 数字的 输出 下降 时间
注释
1
样本 测试 在 +25
°
c 至 确保 遵从. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 5 v) 和 安排时间 从 一个 电压 水平的 的 1.6 v.
2
t
13
specifies 一个 window, 那 tx 睡眠 应当 是 asserted 为 这 电流 tx clk 至 是 这 last 较早的 至 进去 睡眠 模式.
3
数字的 输出 上升 和 下降 时间 具体说明 这 时间 必需的 为 这 输出 至 go 在 10% 和 90% 的 5 v.
规格 主题 至 改变 没有 注意.
(av
DD
= +5 v
10%; dv
DD
= +5 v
10%; agnd = dgnd = 0 v; t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出)
(av
DD
= +5 v
10%; dv
DD
= +5 v
10%; agnd = dgnd = 0 v, f
CLK1
= f
CLK2
= 13 mhz;
T
一个
= t
最小值
至 t
最大值
, 除非 否则 指出)
clk1, clk2,
aux clk
t
1
t
2
t
3
图示 1. 时钟 定时
至 输出
管脚 +2.1v
I
OL
1.6ma
I
OH
200
µ
一个
C
L
15pF
图示 2. 加载 电路 为 定时 规格
(av
DD
= +5 v
10%; dv
DD
= +5 v
10%; agnd = dgnd = 0 v, f
aux clk
= 13 mhz; t
一个
= t
最小值
至 t
最大值
,
除非 否则 指出)
: 点此下载
