AD7243
–6–
rev. 一个
0 v, 至 准许 全部 下沉 能力 的 2.5 毫安 在 这 全部
输出 范围 和 至 eliminate 这 影响 的 负的 补偿 在
这 转移 典型的 (概述 先前). 一个 plot 的 这
输出 下沉 能力 的 这 放大器 是 显示 在 图示 5.
3
2
1
0
0
2
4
6810
输出 电压
–
伏特
v =
–
15V
SS
v = 0v
SS
I
–
毫安
下沉
图示 5. 放大器 下沉 电流
数字的 接口
这 ad7243 包含 一个 输入 串行 至 并行的 变换 寄存器
和 一个 dac 获得. 一个simplified 图解 的 这 输入加载
dac 获得 (12 位)
输入 变换 寄存器 (16 位)
GATING
信号
GATED
SCLK
SDO
重置
EN
÷
16
计数器/
解码器
自动
–
更新
电路系统
DCEN
同步
SCLK
SDIN
LDAC
CLR
图示 6. simplified 加载 结构
SCLK
DB11
MSB
DB14
*
DB13
*
DB12
*
DB0
LSB
*
= don't 小心
t
1
t
2
t
3
t
4
t
5
SDIN
同步
LDAC
CLR
DB15
*
t
6
t
7
t
8
t
9
图示 7. 定时 图解 (standalone 模式)
电路系统 是 显示 在 图示 6. 串行 数据 在 这 sdin 输入 是
承载 至 这 输入 寄存器 下面 控制 的 dcen,
同步
和
sclk. 当 一个 完全 文字 是 使保持 在 这 变换 寄存器, 它
将 然后 是 承载 在 这 dac 获得 下面 控制 的
LDAC
. 仅有的 这 数据 在 这 dac 获得 确定 这 相似物
输出 在 这 ad7243.
这 dcen (daisy-chain 使能) 输入 是 使用 至 选择 也 一个
standalone 模式 或者 一个 daisy-chain 模式. 这 加载 format 是
slightly 不同的 取决于 在 这个 模式 是 选择.
串行 数据 加载 format (standalone 模式)
和 dcen 在 逻辑 0 这 standalone 模式 是 选择. 在 这个
模式 一个 低
同步
输入 提供 这 框架 同步
信号 这个 tells 这 ad7243 那 有效的 串行 数据 在 这 sdin
输入 将 是 有 为 这 next 16 下落 edges 的 sclk. 一个
内部的 计数器/解码器 电路 提供 一个 低 gating 信号 所以
那 仅有的 16 数据 位 是 clocked 在 这 输入 变换 寄存器.
之后 16 sclk 脉冲 这 内部的 gating 信号 变得 inactive
(高) 因此 locking 输出 任何 更远 时钟 脉冲. 因此, ei-
ther 一个 持续的 时钟 或者 一个 burst 时钟 源 将 是 使用 至
时钟 在 这 数据.
这
同步
输入 应当 是 带去 高 之后 这 完全 16-位
文字 是 承载 在.
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