rev. 一个
AD7013
–5–
管脚 函数 描述
ssop 管脚
号码 Mnemonic 函数
电源 供应
1V
AA
积极的 电源 供应 为 相似物 部分. 一个 0.1
µ
f 解耦 电容 应当 是
连接 在 这个 管脚 和 agnd.
21 V
DD
积极的 电源 供应 为 数字的 部分. 一个 0.1
µ
f 解耦 电容 应当 是
连接 在 这个 管脚 和 dgnd. 两个都 v
AA
和 v
DD
应当 是 externally
系 一起.
10, 25, 27 AGND 相似物 地面.
16 DGND 数字的 地面. 两个都 agnd 和 dgnd 应当 是 externally 系 一起.
相似物 信号 和 涉及
28 绕过 涉及 解耦 输出. 一个 10 nf 解耦 电容 应当 是 连接
在 这个 管脚 和 agnd.
2, 4 irx, irx 差别的 相似物 输入 为 这 i receive 频道. 这些 是 这 primary receive
相似物 输入 和 是 选择 用 设置 cr12 至 一个 零 在 这 command 寄存器.
6, 8 qrx, qrx 差别的 相似物 输入 为 这 q receive 频道. 这些 是 这 primary receive
相似物 输入 和 是 选择 用 设置 cr12 至 一个 零 在 这 command 寄存器.
3, 5 aux irx,
aux irx
auxiliary 差别的 相似物 输入 为 这 i receive 频道. 这 auxiliary 输入
是 选择 用 设置 cr12 至 一个 一个 在 这 command 寄存器.
7, 9 aux qrx,
aux qrx
auxiliary 差别的 相似物 输入 为 这 q receive 频道. 这 auxiliary 输入
是 选择 用 设置 cr12 至 一个 一个 在 这 command 寄存器.
24 aux dac1 相似物 输出 从 这 10-位 auxiliary dac.
3, 22 aux dac2, aux dac3 相似物 输出 从 这 8-位 auxiliary dacs.
26 fs 调整 一个 外部 电阻 是 连接 从 这个 管脚 至 地面 至 决定 这 全部-
规模 电流 为 aux dac1, aux dac2, 和 aux dac3.
串行 接口 和 控制
20 MCLK 主控 时钟, 数字的 输入. 当 运行 在 是-54 数字的 模式 这个 管脚 应当
是 驱动 用 一个 6.2208 mhz cmos 兼容 时钟 源 和 5.12 mhz 时钟
源 为 相似物 模式.
19 DxCLK transmit 时钟, 数字的 输出. 这个 是 一个 持续的 时钟 equal 至 mclk/2 这个
能 是 使用 至 时钟 这 串行 端口 的 一个 dsp.
17 框架 在 数字的 输入. 这个 是 使用 至 框架 这 clocking 在 的 16-位 words 为 这 控制
寄存器 串行 接口.
18 数据 在 数字的 输入. transmit 串行 数据, 数字的 输入. 这个 管脚 是 使用 至 时钟 在
数据 为 这 串行 接口 在 这 rising 边缘 的 dxclk.
15 框架 输出 数字的 输出. 这个 输出 代表 一个 缓冲 版本 的 框架 在 和 是
控制 用 这 mode1 管脚. 这个 管脚 能 是 使用 至 daisy chain 这
框架 在 信号.
11 MODE1 数字的 输入. 这个 管脚 确定 这 状态 的 框架 输出. 当 mode1 是 高,
框架 在 是 缓冲 和 制造 有 在 框架 输出.
当 mode1 是 低, 框架 输出 是 在 3-状态.
receive 接口 和 控制
14 RxCLK 输出 时钟 为 这 receive 部分 接口.
12 RxFRAME 同步 输出 为 framing i 和 q 数据 在 这 receive 接口.
13 RxDATA receive 数据, 数字的 输出. i 和 q 数据 是 有 在 这个 管脚 通过 一个 16-位 串行
接口. 数据 是 有效的 在 这 下落 边缘 的 rxclk. i 和 q 数据 是 clocked 输出
作 二 16-位 words, 和 这 i 文字 正在 clocked 第一. 这 last 位 在 各自 16-位
文字 是 一个 i/
Q
标记 位, 表明 whether 那 文字 是 一个 i 文字 或者 一个 q 文字.
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