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应用 Hints
(持续)
CMOS 将 satisfy 这个 必要条件 但是 一个 拉-向上 电阻
应当 是 使用 为 TTL 逻辑 inputs
re-开始 和 数据 有效的 之后 EOC
这 EOC 线条 (管脚 9) 将 是 在 这 低 状态 为 一个 最大
的 40 时钟 时期 至 表明 ‘‘busy’’ 一个 开始 脉冲波 那
occurs 当 这 AD 是 BUSY 将 重置 这 SAR 和 开始 一个
新 转换 和 这 EOC 信号 remaining 在 这 低
状态 直到 这 终止 的 这个 新 conversion 当 这 变换器-
sion 是 complete 这 EOC 线条 将 go 至 这 高 电压
state 一个 额外的 4 时钟 时期 必须 是 允许 至
elapse 之后 EOC 变得 high 在之前 一个 新 转换 循环
是 requested 开始 转换 脉冲 那 出现 在 这个
last 4 时钟 时期 间隔 将 是 ignored (看
图示 1
和
2
为 高 速 运作) 这个 是 一个 问题 仅有的 为 高
转换 比率 和 keeping 这 号码 的 conversions
每 第二 较少 比 f
时钟
44 automatically guarantees
恰当的 operation 为 example 为 一个 800 kHz clock ap-
proximately 18000 conversions 每 第二 是 allowed
这 转移 的 这 新 数字的 数据 至 这 输出 是 initiated
当 EOC 变得 至 这 高 电压 state
电源 供应
标准 供应 是 V
SS
ea
5V V
GG
eb
12V 和
V
DD
e
0V 设备 精度 是 依赖 在 稳固 的 这
涉及 电压 和 有 slight 敏锐的 至 V
SS
V
GG

V
DD
有 非 效应 在 accuracy 噪音 尖刺 在 这 V
SS
和 V
GG
供应 能 导致 improper conversion 那里-
fore 过滤 各自 供应 和 一个 47
m
F tantalum 电容 是
recommended
持续的 CONVERSIONS 和 逻辑 控制
Simply tying 这 EOC 输出 至 这 开始 转换 输入
将 准许 持续的 conversions 但是 一个 振动 在 这个
线条 将 exist 在 这 第一 4 时钟 时期 之后 EOC 变得
high Adding 一个 D flip-flop 在 EOC (d 输入) 至 开始
转换 (q 输出) 将 阻止 这 振动 和 将
准许 一个 stopcontinuous 控制 通过 这 ‘‘clear’’ input
至 阻止 missing 一个 开始 脉冲波 那 将 出现 之后 EOC
变得 高 和 较早的 至 这 必需的 4 时钟 时期 时间 inter-
val 这 电路 的
图示 1
能 是 used 这 RS 获得 能 是
设置 在 任何 时间 和 这 4-平台 变换 寄存器 延迟 这
应用 的 这 开始 脉冲波 至 这 AD 用 4 时钟 periods
这 RS 获得 是 重置 1 时钟 时期 之后 这 AD EOC
信号 变得 至 这 低 电压 state 这个 电路 也 pro-
vides 一个 开始 转换 脉冲波 至 这 AD 这个 是 1 时钟
时期 wide
一个 第二 控制 逻辑 应用 电路 是 显示 在
图示
2
 这个 准许 一个 异步的 开始 脉冲波 的 arbitrary
长度 较少 比 T
C
 至 continuously 转变 为 一个 fixed 高
水平的 和 提供 一个 单独的 时钟 时期 开始 脉冲波 至 这
AD 这 二进制的 计数器 是 承载 和 一个 计数 的 11 当
这 开始 脉冲波 至 这 AD appears Counting 是 inhibited
直到 这 EOC 信号 从 这 AD 变得 high 一个 carry 脉冲波
是 然后 发生 4 时钟 时期 之后 EOC 变得 高 和
是 使用 至 重置 这 输入 RS latch 这个 carry 脉冲波 能 是
使用 至 表明 那 这 转换 是 complete 这 数据
有 transferred 至 这 输出 缓存区 和 这 系统 是
准备好 为 一个 新 转换 cycle
TLH5670–3
图示 1 Delaying 一个 异步的 开始 脉冲波
TLH5670–10
图示 2 AD 控制 逻辑
4

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应用 Hints (持续) CMOS 将 satisfy 这个必要条件但是一个拉-向上电阻应当是使用为 TTL 逻辑 inputs re-开始和数据有效的之后 EOC 这 EOC 线条 (管脚 9) 将是在这低状态为一个最大的 40 时钟时期至表明 ‘‘busy’’ 一个开始脉冲波那 occurs 当这 AD 是 BUSY 将重置这 SAR 和开始一个新转换和这 EOC 信号 remaining 在这低状态直到这终止的这个新 conversion 当这变换器- sion 是 complete 这 EOC 线条将 go 至这高电压 state 一个额外的 4 时钟时期必须是允许至 elapse 之后 EOC 变得 high 在之前一个新转换循环是 requested 开始转换脉冲那出现在这个 last 4 时钟时期间隔将是 ignored (看图示 1 和 2 为高速运作) 这个是一个问题仅有的为高转换比率和 keeping 这号码的 conversions 每第二较少比 f 时钟 44 automatically guarantees 恰当的 operation 为 example 为一个 800 kHz clock ap- proximately 18000 conversions 每第二是 allowed 这转移的这新数字的数据至这输出是 initiated 当 EOC 变得至这高电压 state 电源供应标准供应是 V SS ea 5V V GG eb 12V 和 V DD e 0V 设备精度是依赖在稳固的这涉及电压和有 slight 敏锐的至 V SS V GG  V DD 有非效应在 accuracy 噪音尖刺在这 V SS 和 V GG 供应能导致 improper conversion 那里- fore 过滤各自供应和一个 47 m F tantalum 电容是 recommended 持续的 CONVERSIONS 和逻辑控制 Simply tying 这 EOC 输出至这开始转换输入将准许持续的 conversions 但是一个振动在这个线条将 exist 在这第一 4 时钟时期之后 EOC 变得 high Adding 一个 D flip-flop 在 EOC (d 输入) 至开始转换 (q 输出) 将阻止这振动和将准许一个 stopcontinuous 控制通过这 ‘‘clear’’ input 至阻止 missing 一个开始脉冲波那将出现之后 EOC 变得高和较早的至这必需的 4 时钟时期时间 inter- val 这电路的图示 1 能是 used 这 RS 获得能是设置在任何时间和这 4-平台变换寄存器延迟这应用的这开始脉冲波至这 AD 用 4 时钟 periods 这 RS 获得是重置 1 时钟时期之后这 AD EOC 信号变得至这低电压 state 这个电路也 pro- vides 一个开始转换脉冲波至这 AD 这个是 1 时钟时期 wide 一个第二控制逻辑应用电路是显示在图示 2  这个准许一个异步的开始脉冲波的 arbitrary 长度较少比 T C  至 continuously 转变为一个 fixed 高水平的和提供一个单独的时钟时期开始脉冲波至这 AD 这二进制的计数器是承载和一个计数的 11 当这开始脉冲波至这 AD appears Counting 是 inhibited 直到这 EOC 信号从这 AD 变得 high 一个 carry 脉冲波是然后发生 4 时钟时期之后 EOC 变得高和是使用至重置这输入 RS latch 这个 carry 脉冲波能是使用至表明那这转换是 complete 这数据有 transferred 至这输出缓存区和这系统是准备好为一个新转换 cycle TLH5670–3 图示 1 Delaying 一个异步的开始脉冲波 TLH5670–10 图示 2 AD 控制逻辑 4

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