1.0 函数的 描述
(持续)
sured 当 WR 是 低. 在 RD 模式, 抽样 occurs 在
这 第一 800 ns 的 rd. 因为 的 这 输入 连接 至
这 ADC0820’s LS 和 MS comparators, 这 转换器 有
这 能力 至 样本 V
在
在 一个 instant (部分 2.4), despite
这 事实 那 二 独立的 4-位 conversions 是 正在 完毕.
更多 specifically, 当 WR 是 低 这 MS flash 是 在 对比
模式 (连接 至 V
在
), 和 这 LS flash 是 在 零 模式
(也 连接 至 V
在
). 因此 两个都 flash ADCs 样本
V
在
在 这 一样 时间.
1.4 数字的 接口
这 ADC0820 有 二 基本 接口 模式 这个 是 se-
lected 用 strapping 这 模式 管脚 高 或者 低.
RD 模式
和 这 模式 管脚 grounded, 这 转换器 是 设置 至 读
模式. 在 这个 配置, 一个 完全 转换 是 完毕
用 拉 RD 低 直到 输出 数据 呈现. 一个 INT 线条 是
提供 这个 变得 低 在 这 终止 的 这 转换 作 好
作 一个 RDY 输出 这个 能 是 使用 至 信号 一个 处理器
那 这 转换器 是 busy 或者 能 也 提供 作 一个 系统
转移 Acknowledge 信号.
当 在 RD 模式, 这 比较器 阶段 是 内部 trig-
gered. 在 这 下落 边缘 的 rd, 这 MS flash 转换器 变得
从 零 至 对比 模式 和 这 LS ADC’s comparators
enter 它们的 零 循环. 之后 800 ns, 数据 从 这 MS flash 是
latched 和 这 LS flash 模数转换器 enters 对比 模式. 下列-
ing 另一 800 ns, 这 更小的 4 位 是 recovered.
WR 然后 RD 模式
和 这 模式 管脚 系 高, 这 一个/d 将 是 设置 向上 为 这
wr-rd 模式. here, 一个 转换 是 started 和 这 WR 在-
放; 不管怎样, 那里 是 二 选项 为 读 这 输出
数据 这个 联系 至 接口 定时. 如果 一个 中断 驱动
scheme 是 desired, 这 用户 能 wait 为 INT 至 go 低 在之前
读 这 转换 结果 (
图示 10
). INT 将 典型地
go 低 800 ns 之后 WR’s rising 边缘. 不管怎样, 如果 一个 shorter
转换 时间 是 desired, 这 处理器 需要 不 wait 为
INT 和 能 exercise 一个 读 之后 仅有的 600 ns (
图示 9
). 如果
这个 是 完毕, INT 将 立即 go 低 和 数据 将 呈现
在 这 输出.
保卫-alone
为 保卫-alone 运作 在 wr-rd 模式, CS 和 RD 能
是 系 低 和 一个 转换 能 是 started 和 wr. 数据
将 是 有效的 大概 800 ns 下列的 WR’s rising
边缘.
RD 模式 (管脚 7 是 低)
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ds005501-17
图示 9. wr-rd 模式 (管脚 7 是 高 和 t
RD
<
t
I
)
ds005501-18
图示 10. wr-rd 模式 (管脚 7 是 高 和 t
RD
>
t
I
)
wr-rd 模式 (管脚 7 是 高) 保卫-alone 运作
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