ADS1251
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SBAS184A
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频率 必须 是 19.200khz, 和 这个 sets 这 数据 输出
比率 至 50hz (看 表格 i 和 图示 4). 为 60hz 拒绝, 这
系统 clk 频率 必须 是 23.040khz, 和 这个 sets 这
数据-输出 比率 至 60hz (看 表格 i 和 图示 5). 如果 两个都
50hz 和 60hz 拒绝 是 必需的, 然后 这 系统 clk
必须 是 3.840khz; 这个 sets 这 数据 输出 比率 至 10hz 和
rejects 两个都 50hz 和 60hz (看 表格 i 和 图示 6).
那里 是 一个 额外的 益处 在 使用 一个 更小的 数据 输出
比率. 它 提供 更好的 拒绝 的 信号 在 这 频率
带宽 的 interest. 为 例子, 和 一个 50hz 数据 输出 比率,
一个 重大的 信号 在 75hz 将 alias 后面的 在 这 passband
在 25hz. 这个 是 预定的 至 这 事实 那 拒绝 在 75hz 将
仅有的 是 66db 在 这 stopband
—
发生率 高等级的 比 这
第一 notch 频率 (看 图示 4). 不管怎样, 设置 这
数据 输出 比率 至 10hz 提供 135db 拒绝 在 75hz
(看 图示 6). 一个 类似的 益处 是 gained 在 发生率 near
这 数据 输出 比率 (看 计算数量 7, 8, 9, 和 10). 为
例子, 和 一个 50hz 数据 输出 比率, 拒绝 在 55hz 将
仅有的 是 105db (看 图示 7). 和 一个 10hz 数据 输出 比率,
不管怎样, 拒绝 在 55hz 将 是 122db (看 图示 8). 如果 一个
slower 数据 输出 比率 做 不 满足 这 系统 需要-
ments, 然后 这 相似物 front-终止 能 是 设计 至 提供
这 需要 attenuation 至 阻止 aliasing. additionally, 这
数据 输出 比率 将 是 增加 和 额外的 数字的
过滤 将 是 完毕 在 这 处理器 或者 控制.
应用 便条
一个 spreadsheet 至 计算 这 频率
回馈 的 这 ads1250-54
(sbaa103) 有 为 向下-
加载 从 德州仪器
’
s 网 站点 www.德州仪器.com 提供 一个 简单的 tool 为
calculating 这 ads1250
’
s 频率 回馈 为 任何 clk
频率.
这 数字的 过滤 是 描述 用 这 下列的 转移 函数:
Hf
f
f
f
f
或者
Hz
z
z
MOD
MOD
()
sin
••
•
sin
•
()
–
•–
–
–
=
=
(
)
π
π
64
64
1
64 1
5
64
1
5
这 数字的 过滤 需要 five conversions 至 全部地 settle. 这
modulator 有 一个 oversampling 比率 的 64; 因此, 它
需要 5
•
64, 或者 320 modulator 结果 (或者 clocks) 至 全部地
settle. 作 这 modulator 时钟 是 获得 从 这 系统
clk (modulator 时钟 = clk
÷
6), 这 号码 的 系统
clocks 必需的 为 这 数字的 过滤 至 全部地 settle 是
5
•
64
•
6, 或者 1920 clks. 这个 意思 那 任何 重大的 步伐
改变 在 这 相似物 输入 需要 five 全部 conversions 至
settle. 不管怎样, 如果 这 步伐 改变 在 这 相似物 输入 occurs
asynchronously 至 这dout/drdy
脉冲波, 六 conversions
是 必需的 至 确保 全部 安排好.
控制 逻辑
这 控制 逻辑 是 使用 为 communications 和 控制 的
这 ads1251.
电源-向上 sequence
较早的 至 电源-向上, 所有 数字的 和 相似物 输入 管脚 必须 是
低. 在 这 时间 的 电源-向上, 这些 信号 输入 能 是
片面的 至 一个 电压 其它 比 0v; 不管怎样, 它们 应当
从不 超过 +v
DD
.
once 这 ads1251 powers 向上, 这dout/drdy
线条 将
脉冲波 低 在 这 第一 转换 为 这个 这 数据 是 有效的
从 这 相似物 输入 信号.
dout/drdy
这 dout/drdy输出 信号 可改变的 在 二
模式 的 运作. 这 第一 模式 的 运作 是 这 数据
准备好 模式 (
DRDY
) 至 表明 那 新 数据 有 被
承载 在 这 数据 输出 寄存器 和 是 准备好 至 是 读.
这 第二 模式 的 运作 是 这 数据 输出 (dout)
模式 和 是 使用 至 serially 变换 数据 输出 的 这 数据 输出
寄存器 (dor). 看 图示 11 为 这 时间 domain partition-
ing 的 这
DRDY
和 dout 函数.
看 图示 12 为 这 基本 定时 的dout/drdy
. 在
这 时间 定义 用 t
2
, t
3
, 和 t
4
, 这dout/drdy管脚
功能 在
DRDY
模式. 这 状态 的 这dout/drdy管脚
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