ads-238q
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图示 8. ads-238q 定时 图解
图示 7. 时钟 至 输出 延迟 vrs v
S
时钟
这 ads-238q accepts 一个 低 电压 cmos 逻辑 水平的 在
这 时钟 输入 (clk, 管脚 2). 这 时钟 职责 循环 必须 是
使保持 至 在里面 50% +/-3% 因为 consecutive stages 的
这 一个-至-d 是 clocked 在 opposite 阶段. 一个 职责 循环
其它 比 这个 将 减少 这 安排好 时间 有 为
每 其它 平台, 那里 用 degrading 动态
效能.
为 最佳的 效能 在 高 输入 发生率 这
时钟 必须 有 低 jitter, 和 上升/下降 时间 较少 比 2ns.
在/undershoot 应当 是 避免. 时钟 jitter 导致
这 噪音 floor 至 增加 均衡的 至 这 输入
频率. 至 减少 串扰, 和 hence jitter, 时钟
查出 在 这 pc 板 应当 是 保持 作 短的 作
可能 和 传递 线条 practices 运用.
数字的 输出
这 数字的 输出 数据 是 提供 在 补偿 二进制的 format,
在 3.3v cmos 逻辑 水平, 和 是 有 7.5 时钟
循环 之后 这 数据 是 抽样. 这 输出 数据 是 invalid
为 这 第一 20 时钟 循环 当 这 ads-238q 是 第一
powered 向上.
这 时钟 至 输出 延迟 是 典型地 8ns, 但是 将 改变
作 一个 函数 的 这 供应 电压, v
S
. 图示 7, 时钟 至
输出 延迟 vrs v
S
, 显示 这个 relationship.
一个 负的 全部 规模 输入 结果 在 一个 所有 zeros 输出
代号 (0000 0000 0000). 一个 积极的 全部 规模 输入 结果
在 一个 所有 ones 输出 代号 (1111 1111 1111).
这 输入 是 抽样 在 这 高-至-低 转变 的
这 输入 时钟. 输出 数据 应当 是 latched 在 这
低-至-高 时钟 转变 作 显示 在 图示 8, 定时
图解.
电源 供应 和 grounding
这 ads-238q 是 powered 从 一个 单独的 3.3v 供应. 这
转换器 应当 是 挂载 在 一个 板 那 提供
独立的 低 阻抗 paths 为 这 相似物 和 数字的
供应 和 grounds. 为 最好的 效能 这 3.3v
供应 应当 是 clean, 和 成直线地 管制. 这 电源
供应 应当 是 绕过 至 地面 和 一个 10µf tantalum
电容 在 并行的 和 一个 0.01µf 陶瓷的 电容.
locate 这 绕过 电容 作 关闭 至 这 转换器 作
可能. 相似物 和 数字的 grounds 应当 是 分开的
和 一个 ferrite bead. 看 这 典型 连接 图解,
图示 2.
10.0
9.5
9.0
8.5
8.0
7.5
7.0
6.5
6.0
2.5
V
S
时钟 至 输出 延迟 (ns)
3.12.8 3.4 3.7
V
在
t
AP
t
D
CLK
n-1
n-2 n-1 N
N
N+1
N+2
N+6
N+7
N+8
D
输出
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