rev. 0
–5–
ADV7196A
3.3 v timing–specifications
P
arameter 最小值 典型值 最大值 单位 情况
mpu 端口
1
sclock 频率 0 400 kHz
sclock 高 pulsewidth, t
1
0.6
µ
s
sclock 低 pulsewidth, t
2
1.3
µ
s
支撑 时间 (开始 情况), t
3
0.6
µ
s 之后 这个 时期 这 1st 时钟 是 发生
建制 时间 (开始 情况), t
4
0.6
µ
s 相关的 为 重复的 开始 情况
数据 建制 时间, t
5
100 ns
sdata, sclock 上升 时间, t
6
300 ns
sdata, sclock 下降 时间, t
7
300 ns
建制 时间 (停止 情况), t
8
0.6
µ
s
重置 低 时间 100 ns
相似物 输出
相似物 输出 延迟
2
10 ns
相似物 输出 skew 0.5 ns
时钟 控制 和 pixel 端口
3
f
CLK
27 MHz progressive scan 模式
f
CLK
74.25 MHz hdtv 模式
f
CLK
81 MHz async 定时 模式 和
1
×
Interpolation
时钟 高 时间 t
9
5.0 1.5 ns
时钟 低 时间 t
10
5.0 2.0 ns
数据 建制 时间 t
11
2.0 ns
数据 支撑 时间 t
12
4.5 ns
控制 建制 时间 t
11
7.0 ns
控制 支撑 时间 t
12
4.0 ns
pipeline 延迟 16 时钟 循环 为 4:4:4 pixel 输入 format 在
1
×
Oversampling
pipeline 延迟 29 时钟 循环 为 4:4:4 或者 4:2:2 pixel 输入 format 在
2
×
Oversampling
注释
1
有保证的 用 描绘.
2
输出 延迟 量过的 从 50% 要点 的 这 rising 边缘 的 时钟 至 这 50% 要点 的 dac 输出 全部-规模 转变.
3
数据: cb/cr [9–0], cr [9–0], y [9:0]
控制:
HSYNC
/
同步
,
VSYNC
/tsync, dv
规格 主题 至 改变 没有 注意.
(v
AA
= 3.15 v 至 3.45 v, v
REF
= 1.235 v, r
设置
= 2470
, r
加载
= 300
. 所有 规格
T
最小值
至 t
最大值
(0
c 至 70
c) 除非 否则 指出.)
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