ADV7123
–9–rev. 一个
管脚 函数 描述
管脚
Mnemonic 函数
BLANK
composite blank 控制 输入 (ttl 兼容). 一个 逻辑 零 在 这个 控制 输入 驱动 这 相似物 输出,
ior, iob 和 iog, 至 这 blanking 水平的. 这
BLANK
信号 是 latched 在 这 rising 边缘 的 时钟. 当
BLANK
是 一个 logical 零, 这 r0–r9, g0–g9 和 r0–r9 pixel 输入 是 ignored.
同步
composite 同步 控制 输入 (ttl 兼容). 一个 logical 零 在 这
同步
输入 switches 止 一个 40 ire
电流 源. 这个 是 内部 连接 至 这 iog 相似物 输出.
同步
做 不 override 任何 其它
控制 或者 数据 输入, 因此, 它 应当 仅有的 是 asserted 在 这 blanking 间隔.
同步
是 latched 在 这
rising 边缘 的 时钟.
如果 同步 信息 是 不 必需的 在 这 绿色 频道, 这
同步
输入 应当 是 系 至 logical 零.
时钟 时钟 输入 (ttl 兼容). 这 rising 边缘 的 时钟 latches 这 r0–r9, g0–g9, b0–b9,
同步
和
BLANK
pixel 和 控制 输入. 它 是 典型地 这 pixel 时钟 比率 的 这 video 系统. 时钟 应当 是
驱动 用 一个 专心致志的 ttl 缓存区.
r0–r9, red, 绿色 和 蓝 pixel 数据 输入 (ttl 兼容). pixel 数据 是 latched 在 这 rising 边缘 的 时钟.
g0–g9, r0, g0 和 b0 是 这 least 重大的 数据 位. unused pixel 数据 输入 应当 是 连接 至 也 这
B0–B9 regular pcb 电源 或者 地面 平面.
ior, iog, iob red, 绿色, 和 蓝 电流 输出. 这些 高 阻抗 电流 来源 是 有能力 的 直接地 驱动 一个
doubly terminated 75
Ω
coaxial 缆索. 所有 三 电流 输出 应当 有 类似的 输出 负载 whether 或者 不
它们 是 所有 正在 使用.
IOR
,
IOG
,
IOB
差别的 red, 绿色 和 蓝 电流 输出 (高 阻抗 电流 来源). 这些 rgb video 输出
是 指定 至 直接地 驱动 rs-343a 和 rs-170 video 水平 在 一个 doubly terminated 75
Ω
加载. 如果 这
complementary 输出 是 不 必需的, 这些 输出 应当 是 系 至 地面.
PSAVE
电源 保存 控制 管脚. 减少 电源 消耗量 是 有 在 这 adv7123 当 这个 管脚 是 起作用的.
R
设置
一个 电阻 (r
设置
) 连接 在 这个 管脚 和 地, 控制 这 巨大 的 这 全部-规模 video 信号.
便条 那 这 ire relationships 是 maintained, regardless 的 这 全部-规模 输出 电流.
这 relationship 在 r
设置
和 这 全部-规模 输出 电流 在 iog (假设 i
同步
是 连接 至 iog)
是 给 用:
R
设置
(
Ω
) = 12,081
×
V
REF
(v)/iog (毫安)
这 relationship 在 r
设置
和 这 全部-规模 输出 电流 在 ior, iog 和 iob 是 给 用:
iog (毫安) = 12,081
×
V
REF
(v)/r
设置
(
Ω
) (
同步
正在 asserted)
ior, iob (毫安) = 8,627
×
V
REF
(v)/r
设置
(
Ω
)
这 等式 为 iog 将 是 这 一样 作 那 为 ior 和 iob 当
同步
是 不 正在 使用, i.e.,
同步
系 permanently 低.
竞赛 补偿 管脚. 这个 是 一个 补偿 管脚 为 这 内部的 涉及 放大器. 一个 0.1
µ
f 陶瓷的 电容
必须 是 连接 在 竞赛 和 v
AA
.
V
REF
电压 涉及 输入 为 dacs 或者 电压 涉及 输出 (1.235 v)
V
AA
相似物 电源 供应 (5 v
±
5%). 所有 v
AA
管脚 在 这 adv7123 必须 是 连接.
地 地面. 所有 地 管脚 必须 是 连接.
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