CS8415A
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切换 特性 -控制 端口 - spi 模式
(输入: 逻辑 0 = 0 v, 逻辑 1 = vl+; c
L
= 20 pf)
注释: 12. 如果 fs 是 更小的 比 46.875 khz, 这 最大 cclk 频率 应当 是 较少 比 128 fs. 这个 是
dictated 用 这 定时 (所需的)东西 需要 至 进入 这 频道 状态 和 用户 位 缓存区
记忆. 进入 至 这 控制 寄存器 文件 能 是 carried 输出 在 这 全部 6 mhz 比率. 这 最小
容许的 输入 样本 比率 是 8 khz, 所以 choosingcclk 至 是 较少 比 或者 equal 至 1.024 mhz 应当
是 safe 为 所有 可能 情况.
13. 数据 必须 是 使保持 为 sufficient 时间至 桥 这 转变 时间 的 cclk.
14. 为 f
sck
<1 mhz.
参数 标识 最小值 典型值 最大值 单位
cclk 时钟 频率 (便条 12) f
sck
0-6.0mhz
CS
高 时间 在 传送 t
csh
1.0 - -
µ
s
CS
下落 至 cclk 边缘 t
css
20 - - ns
cclk 低 时间 t
scl
66 - - ns
cclk 高 时间 t
sch
66 - - ns
cdin 至 cclk rising 建制 时间 t
dsu
40 - - ns
cclk rising 至 数据 支撑 时间 (便条 13) t
dh
15 - - ns
cclk 下落 至 cdout 稳固的 t
pd
- - 50 ns
上升 时间 的 cdout t
r1
- - 25 ns
下降 时间 的 cdout t
f1
- - 25 ns
上升 时间 的 cclk 和 cdin (便条 14) t
r2
- - 100 ns
下降 时间 的 cclk 和 cdin (便条 14) t
f2
- - 100 ns
t
r2
t
f2
t
dsu
t
dh
t
sch
t
scl
CS
CCLK
CDIN
t
css
t
pd
CDOUT
t
csh
图示 3. spi 模式 定时