AD574A
rev. b
–9–
图示 7 显示 一个 完全 定时 图解 为 这 ad574a con-
vert 开始 运作. r/
C
应当 是 低 在之前 两个都 ce 和
CS
是 asserted; 如果 r/
C
是 高, 一个 读 运作 将 短促地
出现, possibly 结果 在 系统 总线 contention. 也 ce 或者
CS
将 是 使用 至 initiate 一个 转换; 不管怎样, 使用 的 ce 是
推荐 自从 它 包含 一个 较少 传播 延迟 比
CS
和 是 这 faster 输入. 在 图示 7, ce 是 使用 至 initiate 这
转换.
图示 7. 转变 开始 定时
once 一个 转换 是 started 和 这 sts 线条 变得 高, 转变
开始 commands 将 是 ignored 直到 这 转换 循环 是
完全. 这 输出 数据 缓存区 不能 是 使能 在
转换.
图示 8 显示 这 定时 为 数据 读 行动. 在 数据
读 行动, 进入 时间 是 量过的 从 这 要点 在哪里
ce 和 r/
C
两个都 是 高 (假设
CS
是 already 低). 如果
CS
是 使用 至 使能 这 设备, 进入 时间 是 扩展 用 100 ns.
图示 8. 读 循环 定时
在 这 8-位 总线 接口 模式 (12/
8
输入 连线的 至 数字的
一般), 这 地址 位, 一个
O
, 必须 是 稳固的 在 least 150 ns
较早的 至
CE
going 高 和 必须 仍然是 稳固的 在 这 全部
读 循环. 如果 一个
O
是 允许 至 改变, 损坏 至 这 ad574a
输出 缓存区 将 结果.
表格 iii. 读 timing—full 控制 模式
标识 参数 最小值 典型值 最大值 单位
t
DD
1
进入 时间 (从 ce) 200 ns
t
HD
数据 有效的 之后 ce 低 25 ns
t
HL
2
输出 float 延迟 100 ns
t
SSR
CS
至 ce 建制 150 ns
t
SRR
r/
C
至 ce 建制 0 ns
t
SAR
一个
O
至 ce 建制 150 ns
t
HSR
CS
有效的 之后 ce 低 50 ns
t
HRR
r/
C
高 之后 ce 低 0 ns
t
HAR
一个
O
有效的 之后 ce 低 50 ns
注释
1
t
DD
是 量过的 和 这 加载 电路 的 图示 9 和 定义 作 这 时间
必需的 为 一个 输出 至 交叉 0.4 v 或者 2.4 v.
2
t
HL
是 定义 作 这 时间 必需的 为 这 数据 线条 至 改变 0.5 v 当
承载 和 这 电路 的 图示 10.
一个. 高-z 至 逻辑 1 b. 高-z 至 逻辑 0
图示 9. 加载 电路 为 进入 时间 测试
一个. 逻辑 1 至 高-z b. 逻辑 0 至 高-z
图示 10. 加载 电路 为 输出 float 延迟 测试
“stand-alone” 运作
这 ad574a 能 是 使用 在 一个 “stand-alone” 模式, 这个 是
有用的 在 系统 和 专心致志的 输入 端口 有 和 因此
不 需要 全部 总线 接口 能力.
在 这个 模式, ce 和 12/
8
是 连线的 高,
CS
和 一个
O
是 连线的
低, 和 转换 是 控制 用 r/
C
. 这 三-状态 buff-
ers 是 使能 当 r/
C
是 高 和 一个 转换 开始 当
r/
C
变得 低. 这个 准许 二 可能 控制 signals—a 高
脉冲波 或者 一个 低 脉冲波. 运作 和 一个 低 脉冲波 是 显示 在
图示 11. 在 这个 情况, 这 输出 是 强迫 在 这 高
impedance 状态 在 回馈 至 这 下落 边缘 的 r/
C
和 返回
图示 11. 低 脉冲波 为 r/
C
—outputs 使能 之后
转换
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