rev. b
AD9884A
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管脚 函数 描述
管脚 名字 函数
输入
R
AIN
相似物 输入 为 red 频道
G
AIN
相似物 输入 为 绿色 频道
B
AIN
相似物 输入 为 蓝 频道
高 阻抗 输入 那 accepts 这 red, 绿色, 和 蓝 频道 graphics 信号, 各自. 这
三 途径 是 完全同样的, 和 能 是 使用 为 任何 colors, 但是 colors 是 assigned 为 便利的 涉及. 它们
accommodate 输入 信号 ranging 从 0.5 v 至 1.0 v 全部 规模. 信号 应当 是 交流-结合 至 这些 管脚 至
支持 clamp 运作.
HSYNC horizontal 同步 输入
这个 输入 receives 一个 逻辑 信号 那 establishes 这 horizontal 定时 涉及 和 提供 这 频率 谈及-
ence 为 pixel 时钟 一代. 这 逻辑 sense 的 这个 管脚 是 控制 用 hspol. 仅有的 这
leading
边缘 的
hsync 是 起作用的. 当 hspol = 0, 这 下落 边缘 的 hsync 是 使用. 当 hspol = 1, 这 rising 边缘 是
起作用的. 这 输入 包含 一个 施密特 触发 为 噪音 免除, 和 一个 名义上的 输入 门槛 的 1.5 v.
静电的 释放 (静电释放) 保护 二极管 将 conduct heavily 如果 这个 管脚 是 驱动 更多 比 0.5 v 在之上
这 3.3 v 电源 供应 (或者 更多 比 0.5 v 在下 地面). 如果 一个 5 v 信号 源 是 驱动 这个 pin, 这 信号
应当 是 clamped 或者 电流 限制.
COAST 时钟 发生器 coast 输入 (optional)
这个 输入 将 是 使用 至 导致 这 pixel 时钟 发生器 至 停止 同步 和 hsync 和 continue pro-
ducing 一个 时钟 在 它的 呈现 频率 和 阶段. 这个 是 有用的 当 处理 来源 那 失败 至 生产 hori-
zontal 同步 脉冲 当 在 这 vertical 间隔. 这 coast 信号 是 一般地 不 必需的 为 pc-发生
信号. 这 逻辑 sense 的 这个 管脚 是 控制 用 cstpol. coast 将 是 asserted 在 任何 时间. 当 不
使用, 这个 管脚 必须 是 grounded 和 cstpol 编写程序 至 1. cstpol defaults 至 1 在 电源-向上.
CLAMP 外部 clamp 输入 (optional)
这个 逻辑 输入 将 是 使用 至 定义 这 时间 在 这个 这 输入 信号 是 clamped 至 地面, establishing 一个
黑色 涉及. 它 应当 是 exercised 当 一个 黑色 信号 是 知道 至 是 呈现 在 这 相似物 输入 途径,
典型地 在 这 后面的 porch 时期 的 这 graphics 信号. 这 clamp 管脚 是 使能 用 设置 控制 位
extclmp 至 1 (default 电源-向上 是 0). 当 无能, 这个 管脚 是 ignored 和 这 clamp 定时 是 决定
内部 用 counting 一个 延迟 和 持续时间 从 这 trailing 边缘 的 这 hsync 输入. 这 逻辑 sense 的 这个 管脚
是 控制 用 clampol. 当 不 使用, 这个 管脚 必须 是 grounded 和 extclmp 编写程序 至 0.
SOGIN 同步 在 绿色 slicer 输入 (optional)
这个 输入 是 提供 至 assist 在 处理 信号 和 embedded 同步, 典型地 在 这 绿色 频道. 这
管脚 是 连接 至 一个 高 速 比较器 和 一个 内部-发生 门槛 的 0.15 v. 当 连接 至
一个 直流-结合 graphics 信号 和 embedded 同步, 它 将 生产 一个 同相 数字的 输出 在 sogout 那
改变 状态 whenever 这 输入 信号 crosses 0.15 v. 这个 是 通常地 一个 composite 同步 信号, containing 两个都
vertical 和 horizontal 同步 信息 那 必须 是 separated在之前 passing 这 horizontal 同步 信号 至 hsync.
这 sog slicer 比较器 持续 至 运作 当 这 ad9884a 是 放 在 一个 电源-向下 状态. 当 不
使用, 这个 输入 应当 是 grounded.
CKEXT 外部 时钟 输入 (optional)
这个 管脚 将 是 使用 至 提供 一个 外部 时钟 至 这 ad9884a, 在 放置 的 这 时钟 内部-发生 从
hsync. 这个 输入 是 使能 用 程序编制 extclk 至 1. 当 一个 外部 时钟 是 使用, 所有 其它 内部的
功能 运作 正常情况下. 当 unused, 这个 管脚 应当 是 系 通过 一个 10 k
Ω
电阻 至 地面, 和
extclk 编写程序 至 0. 这 时钟 阶段 调整 安静的 运作 当 一个 外部 时钟 源 是 使用.
CKINV 抽样 时钟 倒置 (optional)
这个 管脚 将 是 使用 至 invert 这 pixel 抽样 时钟, 这个 有 这 效应 的 shifting 这 抽样 阶段
180 degrees. 这个 是 在 支持 的 alternate pixel 抽样 模式, wherein 高等级的 频率 输入 信号 (向上 至
280 mpps) 将 是 captured 用 第一 抽样 这 odd pixels, 然后 capturing 这 甚至 pixels 在 这 subsequent
框架. 这个 管脚 应当 是 exercised 仅有的 在 blanking 间隔 (典型地 vertical blanking) 作 它 将 生产
一些 样本 的 corrupted 数据 在 这 阶段 变换. ckinv 应当 是 grounded 当 不 使用.
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