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资料编号:142129
 
资料名称:AD7664ASTRL
 
文件大小: 392.58K
   
说明
 
介绍:
16-Bit, 570 kSPS CMOS ADC
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
rev. 0
AD7664
–5–
至 输出
管脚
1.6ma I
OL
C
L
60pF
1
500
一个
I
OH
1.4v
图示 1. 加载 电路 为 数字的 接口 定时,
sdout, 同步, sclk 输出, c
L
= 10 pf
0.8v
2V
2V
0.8v
0.8v
2V
t
延迟
t
延迟
图示 2. 电压 涉及 水平 为 定时
管脚 配置
48-含铅的 lqfp
(st-48)
36
35
34
33
32
31
30
29
28
27
26
25
13 14
15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
48
47 46 45 44 39 38 3743 42 41 40
管脚 1
IDENTIFIER
顶 视图
(不 至 规模)
AGND
CNVST
PD
重置
CS
RD
DGND
AGND
AVDD
NC
DGND
ob/
2C
WARP
IMPULSE
nc = 非 连接
ser/
PAR
D0
D1
D2
BUSY
D15
D14
D13
AD7664
D3
D12
d4/ext/
INT
d5/invsync
d6/invsclk
d7/rdc/sdin
OGND
OVDD
DVDD
DGND
d8/sdout
d9/sclk
d10/同步
d11/rderror
NC
NC
NC
NC
NC
NC
NC
NC
NC
INGND
REFGND
REF
管脚 函数 描述
管脚
非. Mnemonic 类型 描述
1 AGND P 相似物 电源 地面 管脚.
2 AVDD P 输入 相似物 电源 管脚. nominally 5 v.
3, 40–48 NC 非 连接.
4, 30 DGND DI 必须 是 系 至 相似物 地面.
5ob/
2C
DI 笔直地 二进制的/二进制的 二’s complement. 当 ob/
2C
是 高, 这 数字的 输出 是
笔直地 二进制的; 当 低, 这 msb 是 inverted 结果 在 一个 二’s complement 输出
从 它的 内部的 变换 寄存器.
6 WARP DI 模式 选择. 当 高 和 impulse 低, 这个 输入 选择 这 fastest 模式, 这
最大 throughput 是 achievable, 和 一个 最小 转换 比率 必须 是 应用 在 顺序
至 保证 全部 指定 精度. 当 低, 全部 精度 是 maintained 独立 的
这 最小 转换 比率.
7 IMPULSE DI 模式 选择. 当 高 和 warp 低, 这个 输入 选择 一个 减少 电源 模式. 在
这个 模式, 这 电源 消耗 是 大概 均衡的 至 这 抽样 比率.
8 ser/
PAR
DI 串行/并行的 选择 输入. 当 低, 这 并行的 端口 是 选择; 当 high, 这
串行 接口 模式 是 选择 和 一些 位 的 这 数据 总线 是 使用 作 一个 串行 端口.
9–12 data[0:3] 位 0 至 位 3 的 这 并行的 端口 数据 输出 总线. 这些 管脚 是 总是 输出, regardless
的 这 状态 的 ser/
PAR
.
13 DATA[4] di/o 当 ser/
PAR
是 低, 这个 输出 是 使用 作 位 4 的 这 并行的 端口 数据 输出 总线.
或者 ext/
INT
当 ser/
PAR
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 作 一个 数字的 选择 输入
为 choosing 这 内部的 或者 一个 外部 数据 时钟. 和 ext/
INT
系 低, 这 内部的
时钟 是 选择 在 sclk 输出. 和 ext/
INT
设置 至 一个 逻辑 高, 输出 数据 是 syn-
chronized 至 一个 外部 时钟 信号 连接 至 这 sclk 输入.
14 DATA[5] di/o When ser/
PAR
是 低, 这个 输出 是 使用 作 位 5 的 这 并行的 端口 数据 输出 总线.
或者 invsync 当 ser/
PAR
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 至 选择 这 起作用的 状态
的 这 同步 信号. 它 是 起作用的 在 两个都 主控 和 从动装置 模式. 当 低, 同步 是 起作用的
高. 当 高, 同步 是 起作用的 低.
15 DATA[6] di/o When ser/
PAR
是 低, 这个 输出 是 使用 作 位 6 的 这 并行的 端口 数据 输出 总线.
或者 invsclk 当 ser/
PAR
是 高, 这个 输入, 部分 的 这 串行 端口, 是 使用 至 invert 这 sclk sig-
nal. 它 是 起作用的 在 两个都 主控 和 从动装置 模式.
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