CY7B952
文档 #: 38-02018 rev. *b 页 2 的 9
管脚 描述
名字 i/o 描述
RIN
±
差别的 在
receive 输入
. 这个 线条 接受者 端口 connects 这 receive 差别的 串行 输入 数据 stream 至
这 内部的 receive pll. 这个 pll 将 recover 这 embedded 时钟 (rclk
±
) 和 数据 (rser
±
)
信息 为 一个 的 二 数据 比率 取决于在 这 状态 的 这 模式 管脚. 这些 输入 能
receive 非常 低 振幅 信号 和 是 compatible 和 所有 pecl signalling 水平. 如果 这 rin
±
输入 是 不 正在 使用, 连接 rin+ 至 v
CC
和 rin– 至 v
SS
.
FC
±
被动的
被动的 过滤 电容 连接
. 这些 管脚 是 使用 至 connect 这 外部 循环 damping
电容 和 电阻 为 这 内部的 时钟 和 数据 恢复 阶段 锁 循环. 一个 301k
± 1%
电阻 和 一个 非-polar 1
µ
F
±
10% 碎片 电容 应当 是 使用 在 并行的 为 这个 连接.
RSER
±
ecl 输出
recovered 串行 数据
. 这些 ecl 100k 输出 (+5v 关联) 代表 这 recovered 数据
从 这 输入 数据 stream (rin
±
). 这个 recovered 数据 是 排整齐 和 这 recovered 时钟 (rclk
±
)
和 一个 抽样 window 兼容 和 大多数 数据 处理 设备.
RCLK
±
ecl 输出
recovered 时钟
. 这些 ecl 100k 输出 (+5v 关联) 代表 这 recovered 时钟 从
这 输入 数据 stream (rin
±
). 这个 recovered clock 是 使用 至 样本这 recovered 数据 (rser
±
)
和 有 定时 兼容 和 大多数 dat一个 处理 设备. 如果 两个都 这 rser
±
和 这 rclk
±
是 系 至 v
CC
或者 left unconnected, 这 全部receive pll 将 是 powered 向下.
CD ttl/ecl 在
运输车 发现
. 这个 输入 控制 这 恢复 function 的 这 receive pll 和 能 是 驱动 用
这 运输车 发现 输出 从 optical modules 或者 从 外部 transition 发现 电路系统. 当
这个 输入 是 在 一个 ecl 高, 这 输入 数据 stream (rin
±
) 是 recovered 正常情况下 用 这 receive
pll. 当 这个 输入 是 在 一个 ecl 低,这 receive pll 非 变长 aligns 至 rin
±
, 但是 instead
aligns 和 这 refclk
×
8 频率. 也, 这 link 故障 指示信号 (lfi
) 将 转变 低, 和
这 recovered 数据 输出 (rser) 将 仍然是 低 regardless 的 这 信号 水平的 在 这 receive
数据-stream 输入 (rin). 当 这 cd 输入 是在 一个 ttl 低, 这 内部的 transitions 发现
电路系统 是 无能.
LFI ttl 输出
link 故障 指示信号
. 这个 输出 indicates 这 stat美国 的 这 输入 数据 stream (rin
±
). 它 是 控制
用 三 功能; 这 运输车 发现 (cd) 输入, 这 内部的 转变 探测器, 和 这 输出 的
锁 (ool) 探测器. 这 转变 探测器 确定 如果 rin
±
包含 足够的 transitions 至 是
准确地 recovered 用 这receive pll. 这 输出 的 锁 探测器 确定 如果 rin
±
是 在里面 这
频率 范围 的 这 receivepll. 当 cd 是 高 和 rin
±
有 sufficient transitions 和 是
在里面 这 频率 范围 的这 receive pll, 这 lfi
输出 将 是 高. 如果 cd 是 在 一个 ecl 低
或者 rin
±
做 不 包含 sufficient transitions 或者 rin
±
是 外部 这 频率 范围 的 这 receive
pll 然后 这 lfi输出 将 是 低. 如果 cd 是在 一个 ttl 低 然后 这 lfi输出 将 仅有的 转变
低 当 这 频率 的 rin
±
是 外部 这 范围 的 这 receive pll.
TSER
±
差别的 在
transmit 串行 数据
. 这个 线条 接受者 端口 connects 这 transmit 差别的 串行 输入 数据
stream 至 这 tout transmit 缓存区. 取决于 在 这 状态 的 这 循环
管脚, 这个 输入 端口 能
也 是 设置 向上 至 供应 这 串行 输入 数据 stream 至 这 receive pll. 这些 输入 能 receive
非常 低 振幅 信号 和 是 兼容 和 所有 pecl signalling 水平. 如果 这 tser
±
输入
是 不 正在 使用, 连接 tser+ 至 v
CC
和 tser– 至 v
SS
.
TOUT
±
ecl 输出
TransmitOutput
. 这些 ecl 100k 输出 (+5v 关联) 代表 这 缓冲 版本 的 这
transmit 数据 stream (tser
±
). 这个 transmit path 是 使用 至 引领 弱 输入 信号 和 rebuffer
它们 至 驱动 低 阻抗 铜 媒介.
REFCLK
±
diff/ttl 在
涉及 时钟
. 这个 输入 是 这 时钟 频率 涉及 为 这 时钟 和 数据 恢复
receive pll. refclk 是 multiplied 内部 用 第八 和 sets 这 近似的 中心 频率
为 这 内部的 receive pll 至 追踪 这 新当选的 位 stream. 这个 输入 是 也 multiplied 用 第八
用 这 频率 乘法器 transmit pll 至生产 这 位 比率 transmit 时钟 (tclk
±
). refclk
能 是 连接 至 也 一个 差别的 pecl或者 单独的-结束 ttl 频率 源. 当 也
refclk+ 或者 refclk– 是 在 一个 ttl 低, 这 opposite refclk 信号 变为 一个 ttl 水平的 输入.
TCLK
±
ecl 输出
TransmitClock
. 这些 ecl 100k 输出 (+5v 关联) 提供 这 位 比率 频率 源
为 外部 transmit 数据 处理 设备. 这个 输出 是 synthesized 用 这 transmit pll 和
是 获得 用 乘以 这 refclk 频率 用 第八. 当 这个 输出 是 转变止, 这 全部
transmit pll 是 powered 向下. 所有 pecl 输出 能 是 powered 向下 用 连接 两个都 输出
至 v
CC
或者 leaving 它们 两个都 unconnected.
循环 ttl 在
循环 后面的 选择
. 这个 输入 是 使用 至 选择 这 输入数据 stream 源 那 这 receive pll
使用 为 时钟 和 数据 恢复. 当 这 循环
输入 是 高, 这 receive 输入 数据 stream
(rin
±
) 是 使用 为 时钟 和 数据 恢复. 当 循环
是 低, 这 transmit 输入 数据 stream
(tser
±
) 是 使用 用 这 receive pll 为 时钟 和 数据 恢复.
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