(1) 连接 管脚 1 至 地 通过 一个 120k
Ω
(approx.) 电阻. leave 管脚 2, 4 和 8 打开.
(2) 同步 输出 极性 (管脚 3) 是 积极的.
(3) 这 延迟 时间 为 rising 边缘 的 这 同步 输出 (管脚 3) 和 遵守 至 这 下落 边缘 的 同步 为 这 vsig
输入 信号 (管脚 6) 是 850ns (涉及 值).
(4) 这 延迟 时间 为 下落 边缘 的 这 同步 输出 (管脚 3) 和 遵守 至 这 rising 边缘 的 同步 为 这 vsig
输入 信号 (管脚 6) 是 450ns (涉及 值).
•
连结 组件
电阻 r
1
应当 有 一个 容忍 的 ± 2%, 和 一个 温度 系数 的 100ppm 或者 更小的.
5
多媒体 ics ba7046 / ba7046f
•
应用 例子
8
8
7
6
5
R
2
470k
h. osc
v. sepa
阶段
竞赛
同步
SEPA
C
2
C
7
C
1
C
5
C
6
R
3
R
4
0.022
µ
47
µ
1
µ
1
µ
+
C
3
+
+
2200p
1000p
470k
330
10k
R
3
470k
R
2
Vsig
C
4
100p
R
1
130k
H
D
同步
V
D
10k
V
CC
= 5v
R
5
10k
1
2
3
4
V
CC
= 5v
C
3-1
0.47
µ
C
3-2
0.47
µ
C
2
2200p
V
CC
∗
图.9
∗
用 configuring 这 电路 enclosed 在 这 dotted 线条 至 那 在 这
图解 在 这 正确的, 你 能 decrease 这 锁-在 时间 和 增加 这
俘获 范围.
8
7
6
5
h. osc
v. sepa
阶段
竞赛
同步
SEPA
C
7
C
1
C
5
C
6
R
4
V
CC
= 5v
V
CC
= 5v
0.022
µ
47
µ
1
µ
+
+
1000p
470k
330
Vsig
R
1
120k
H
D
同步
V
D
10k
R
5
1
2
3
4
图. 10
• 当 同步 sepa 输出 仅有的 是 使用. h
D
和 v
D
unused.
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