MAX530
+5v, 低-电源, 并行的-输入,
电压-输出, 12-位 dac
______________________________________________________________________________________ 11
V
IH
V
IL
数据 bits
(8-位 字节 or
4-位 nibble)
a0-a1
V
IL
V
IH
地址 总线 有效的
t
AWH
t
CWS
t
WR
t
CWH
t
AWS
t
DS
t
DH
数据 bus
有效的
便条:
定时 度量 涉及 水平的 是
V
ih +
V
IL
2
t
CLR
CS
WR
CLR
LDAC
t
LDAC
图示 4. max530 写-循环 定时 图解
并行的 逻辑 接口
设计 至 接口 和 4-位, 8-位, 和 16-位 微观的-
processors (µps), 这 max530 使用 8 数据 管脚 和
翻倍-缓冲 逻辑 输入 至 加载 数据 作 4 + 4 + 4
或者 8 + 4. 这 12-位 dac 获得 是 updated simultane-
ously 通过 这 控制 信号LDAC. 信号 a0, a1,
WR, 和 cs 选择 这个 输入 latches 至 更新. 这
12-位 数据 是 broken 向下 在 nibbles (nb); nbl 是
这 使能 信号 为 这 最低 4 位, nbm 是 这
使能 为 这 middle 4 位, 和 nbh 是 这 使能 为
这 最高的 和 大多数 重大的 4 位. 表格 2 lists 这
地址 解码 scheme.
谈及 至 图示 4 为 这 max530 写-循环 定时
图解.
图示 5 显示 这 电路 配置 为 一个 4-位 µp
应用. 图示 6 显示 这 相应的 定时
sequence. 这 4 低 位 (d0-d3) 是 连接 在 paral-
lel 至 这 其它 4 位 (d4-d7) 和 然后 至 这 µp 总线.
地址 线条 a0 和 a1 使能 这 输入 数据 latches
为 这 高, middle, 或者 低 数据 nibbles. 这 µp 发送
碎片 选择 (cs
) 和 写 (wr) 信号 至 获得 在 各自 的
三 nibbles 在 三 循环 当 这 数据 是 有效的.
图示 7 显示 一个 典型 接口 至 一个 8-位 或者 一个 16-位
µp. 连接 8 数据 位 从 这 数据 总线 至 管脚 d0-d7
在 这 max530. 和 ldac
使保持 高, 这 用户 能 加载
nbh 或者 nbl
+
nbm 在 任何 顺序. 图示 8a 显示 这
相应的 定时 sequence. 为 fastest throughput,
使用 图示 8b’s sequence. 地址 线条 a0 和 a1 是
系 一起 和 这 dac 是 承载 在 2 循环 作 8 + 4.
在 这个 scheme, 和 ldac
使保持 低, 这 dac 获得 是
transparent. 总是 加载 nbl 和 nbm 第一, followed 用
nbh.
LDAC
是 异步的 和 遵守 至 wr. 如果 ldac 是
brought 低 在之前 或者 在 这 一样 时间 wr
变得 高,
LDAC
必须 仍然是 低 为 在 least 50ns 至 确保 这 cor-
rect 数据 是 latched. 数据 是 latched 在 dac 寄存器 在
LDAC
’s rising 边缘.
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