MAX191
在 45% 和 55%.
时钟 和 控制 同步
为 最好的 相似物 效能 在 这 max191, 这 时钟
应当 是 同步 至 这 转换 开始 信号
(
CS
和
RD
) 作 显示 在 图示 6. 一个 转换 应当
不 是 started 在 这 50ns 在之前 一个 时钟 边缘 也不 在
这 100ns 之后 它. 这个 确保 那 clk transitions 是
不 结合 至 这 相似物 输入 和 抽样 用 这
t/h. 这 巨大 的 这个 feedthrough 能 是 一个 few
millivolts. 当 这 时钟 和 转换 开始 信号
是 同步, 小 终止-要点 errors (补偿 和
全部-规模) 是 这 大多数 那 能 是 发生 用 时钟
feedthrough. 甚至 这些 errors (这个 能 是 修整
输出) 能 是 避免 用 ensuring 那 这 开始 的 一个 con-
版本 (
RD
或者
CS
下落 边缘) 做 不 出现关闭 至
一个 时钟 转变 (图示 6), 作 描述 在之上.
并行的 数字的-接口 模式
输出-数据 format
这 数据 输出 从 这 max191 是 笔直地 二进制的 在
这 单极的 模式. 在 这 双极 模式, 这 msb 是
inverted (看 图示 22). 这 12 数据 位 能 是 输出-
放 也 在 二 8-位 字节 或者 作 一个 串行 输出. 表格
1 显示 这 数据-总线 输出 format.
一个 2-字节 读 使用 输出 d7–d0. 字节 选择 是
控制 用 hben. 当 hben 是 低, 这 更小的 8
位 呈现 在 这 数据 输出. 当 hben 是 高,
这 upper 4 位 呈现 在 d0-d3 和 这 leading 4 位
低 在 locations d4–d7.
定时 和 控制
转换-开始 和 数据-读 行动 是 con-
trolled 用 这 hben,
CS
, 和
RD
数字的 输入. 一个 逻辑
低 是 必需的 在 所有 三 输入 至 开始 一个 转换,
和 once 这 转换 是 在 progress 它 不能 是
restarted.
BUSY
仍然是 低 在 这 全部 变换器-
sion 循环.
这 定时 图解 的 计算数量 7–10 外形 二 paral-
lel-接口 模式 和 一个 串行 模式.
慢-记忆 模式
在 慢-记忆 模式, 这 设备 呈现 至 这 µp 作
一个 慢 附带的 或者 记忆. 转换 是 initiated
和 一个 读 操作指南 (看 图示 7 和 表格 2). 设置
这 par 管脚 高 为 并行的 接口 模式. beginning
和 hben 低, 带去
CS
和
RD
低 开始 这 con-
版本. 这 相似物 输入 是 抽样 在 这 下落
边缘 的
RD
.
BUSY
仍然是 低 当 这 转换 是
在 progress. 这 previous 转换 结果 呈现 在
这 数字的 输出 直到 这 终止 的 转换, 当
BUSY
returns 高. 这 输出 latches 是 然后 updat-
ed 和 这 newest 结果 的 这 8 lsbs 在 d7–d0. 一个
第二 读 运作 和 hben 高 places 这 4
msbs, 和 4 leading 0s, 在 数据 输出 d7–d0. 这
第二 读 运作 做 不 开始 一个 新 转换
因为 hben 是 高.
只读存储器 模式
作 在 慢-记忆 模式, d7–d0 是 使用 为 2-字节
读. 一个 转换 开始 和 一个 读 操作指南 和
hben 和
CS
低. 这 t/h 样本 这 输入 在 这
下落 边缘 的
RD
(看 图示 8 和 表格 3). par 是 设置
高. 在 这个 要点 这 数据 输出 包含 这 8 lsbs
从 这 previous 转换. 二 更多 读 行动
是 需要 至 进入 这 转换 结果. 这 第一
occurs 和 hben 高, 在哪里 这 4 msbs 和 4 leading
0s 是 accessed. 这 第二 读, 和 hben 低, 输出-
puts 这 8 lsbs 和 也 开始 一个 新 转换.
图示 9 和 表格 4 显示 如何 至 读 输出 数据
在里面 一个 转换 循环 没有 开始 另一
转换. 触发 这 下落 边缘 的 一个 读 在 这 ris-
低-电源, 12-位 抽样 模数转换器
和 内部的 涉及 和 电源-向下
10 ______________________________________________________________________________________
t
CONV
cs + rd
BUSY
t
16
CLK
t
17
t
2
t
13
t
2
t
CONV
图示 6.
CS
,
RD
, 和 clk 同步的 运作
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