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ad5260/ad5262
theory 的 运作
这 ad5260/ad5262 提供 一个 单独的- 或者 双-频道, 256-位置
digitally 控制 能变的 电阻 (vr) 设备 和 运作 向上 至
15 v 最大 电压. changing 这 编写程序 vr settings
是 accomplished 用 clocking 一个 8-/9-位 串行 数据 文字 在 这
sdi (串行 数据 输入) 管脚. 为 这 ad5262, 这 format 的 这个
数据 文字 是 一个 地址 位. a0 代表 这 第一 位 b8, 然后
followed 用 第八 数据 位 b7–b0 和 msb 第一. tables i 和 II
提供 这 串行 寄存器 数据 文字 format. 看 表格 iii 为 这
ad5262 地址 分派 至 decode 这 location 的 这 vr 获得
接到 这 串行 寄存器 数据 在 位 b7 通过 b0. vr 输出
能 是 changed 一个 在 一个 时间 在 随机的 sequence. 这 ad5260/
ad5262 presets 至 一个 mid-规模, simplifying 故障 情况 recov-
ery在 电源-向上. mid-规模 能 也 是 达到 在 任何 时间 用
asserting 这
PR
管脚. 两个都 部分 有 一个 内部的 电源 在 preset
那 places 这 wiper 在 一个 mid-规模 preset 情况 在 电源 在.
运作 的 这 电源 在 preset 函数 取决于 仅有的 在 这
状态 的 这 v
L
管脚.
这 ad5260/ad5262 包含 一个 电源 关闭
SHDN
管脚,
这个 places 这 rdac 在 一个 almost 零 电源 消耗量
状态 在哪里 terminals ax 是 打开 短路, 和 这 wiper w 是 con-
nected 至 b, 结果 在 仅有的 泄漏 电流 正在 consumed 在
这 vr 结构. 在 这 关闭 模式, 这 vr 获得 settings 是
maintained 所以 那, returning 至 运算的 模式 从 电源
关闭, 这 vr settings 返回 至 它们的 previous 阻抗 值.
表格 iii. ad5262 地址 decode 表格
A0 获得 承载
0 RDAC#1
1 RDAC#2
数字的 接合
这 ad5260/ad5262 包含 一个 4-线 spi-兼容
数字的 interface (sdi, sdo,
CS
, 和 clk). 为 这 ad5260,
这 8-位串行 文字 必须 是 承载 和 msb 第一, 和 这
format 的 这 文字 是 显示 在 表格 i. 为 这 ad5262, 这
9-位 串行 文字 必须 是 承载 和 地址 位 a0 第一, 然后
msb 的 这 数据. 这 format 的 这 文字 是 显示 在 表格 ii.
A0
SER
REG
D7
D6
D5
D4
D3
D2
D1
D0
A1
W1
B1
V
DD
CS
CLK
SDO
A2
W2
B2
地
RDAC
获得
#1
RDAC
获得
#2
PR
V
SS
PR
SDI
V
L
SHDN
电源-
在
PRESET
EN
地址
DEC
PR
图示 3. ad5262 块 图解
这 积极的-边缘 敏感的 clk 输入 需要 clean transitions
至 避免 clocking incorrect 数据 在 这 串行 输入 寄存器.
标准 逻辑 families 工作 好. 如果 机械的 switches 是使用
为 产品 evaluation, 它们 应当 是 debounced 用 一个 flip-flop 或者
其它 合适的 意思. 图示 3 显示 更多 detail 的这 内部的
数字的 电路系统. 当
CS
是 低, 这 时钟 负载数据 在 这
串行 寄存器 在 各自 积极的 时钟 边缘 (看 表格 iv).
表格 iv. 真实 表格
CLK
CS PR SHDN
寄存器 activity
LLHH 非 sr 效应, 使能 sdo 管脚
≠
*
LHHShift 一个 位 在 从 这 sdi 管脚.
这 eighth 先前 entered 位 是
shifted 输出 的 这 sdo 管脚.
X
≠
HH 加载 sr 数据 在 rdac 获得
XHHH 非 运作
XXLH sets 所有 rdac latches 至mid-规模,
wiper 集中, 和 sdo 获得
cleared.
XH
≠
HLatches 所有 rdac latches 至 80
H
.
XHHL 打开 电路 所有 电阻 a–terminals,
connects w 至 b, 转变 止 sdo
输出 晶体管.
*
≠
= 积极的 边缘, x = don’t 小心, sr = 变换 寄存器
这 数据 建制 和 数据 支撑 时间 在 这 规格 表格
决定 这 数据 有效的 时间 (所需的)东西. 这 ad5260 使用
一个 8-位 串行 输入 数据 寄存器 文字 那 是 transferred 至 这
内部的 rdac 寄存器 当 这
CS
线条 returns 至 逻辑 高.
为 这 ad5262 这 last 9 位 的 这 数据 文字 entered 在 这
串行 寄存器 是 使保持 当
CS
returns 高. 任何 extra 位 是
ignored. 在 这 一样 时间
CS
变得 高, 它 门 这 地址
解码器 enabling ad5262 一个 的 二 积极的 边缘-triggered
ad5262 rdac latches (看 图示 4).
rdac 1
rdac 2
ad5260/ad5262
SDI
CLK
CS
地址
DECODE
串行
寄存器
图示 4. 相等的 输入 控制 逻辑
这 目标 rdac 获得 是 承载 和 这 last 8 位 的 这 串行 数据
文字 完成 一个 rdac 更新. 为 这 ad5262, 二 独立的
9-位 数据 words 必须 是 clocked 在 至 改变 两个都 vr settings.
在 关闭 (
SHDN
) 这 sdo 输出 管脚 是 强迫 至 这
止 (逻辑 高 状态) 至 使不能运转 电源 消耗 在 这 拉-向上
电阻. 看 图示 5 为 相等的 sdo 输出 电路 schematic.
SDI
CLK
CS
SHDN
PR
串行
寄存器
DQ
CK
RS
SDO
图示 5. detail sdo 输出 图式 的 这 ad5260
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