16mb: x16 它 sdram micron 技术, inc., reserves 这 正确的 至 改变 产品 或者 规格 没有 注意.
16msdramx16it.p65
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rev. 5/99 ©1999, micron 技术, 公司
14
16mb: x16
它 sdram
数据 元素 是 有效的, 在哪里
x
相等 这 cas latency
minus 一个. 这个 是 显示 在 图示 7 为 读 latencies
的 一个, 二 和 三; 数据 元素
n
+ 3 是 也 这
last 的 一个 burst 的 四 或者 这 last desired 的 一个 变长
burst. 这 1 meg x 16 sdram 使用 一个 pipelined architec-
图示 7
consecutive 读 bursts
ture 和 因此 做 不 需要 这 2
n
rule associ-
ated 和 一个 prefetch architecture. 一个 读 command
能 是 initiated 在 任何 时钟 循环 下列的 一个 previous
读 command. 全部-速, 随机的 读 accesses
在里面 一个 页 能 是 执行 作 显示 在 图示 8.
CLK
DQ
D
输出
n
T2T1 T4T3 T5T0
COMMAND
地址
读 NOP NOP NOP
bank,
COL
n
DON
’
t 小心
NOP
bank,
COL
b
D
输出
n
+ 1
D
输出
n
+ 2
D
输出
n
+ 3
D
输出
b
读
x = 0 循环
便条:
各自 读 command 将 是 至 也 bank. dqm 是 低.
cas latency = 1
CLK
DQ
D
输出
n
T2T1 T4T3 T6T5T0
COMMAND
地址
读 NOP NOP NOP NOP
bank,
COL
n
NOP
bank,
COL
b
D
输出
n
+ 1
D
输出
n
+ 2
D
输出
n
+ 3
D
输出
b
读
x = 1 循环
cas latency = 2
CLK
DQ
D
输出
n
T2T1 T4T3 T6T5T0
COMMAND
地址
读 NOP NOP NOP NOP
bank,
COL
n
NOP
bank,
COL
b
D
输出
n
+ 1
D
输出
n
+ 2
D
输出
n
+ 3
D
输出
b
读
NOP
T7
x = 2 循环
cas latency = 3
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