CDCF2510
3.3-v 阶段-锁 循环 时钟 驱动器
scas628b – april 1999 修订 十一月 1999
3
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
终端 功能
终端
类型 描述
名字 非.
类型 描述
CLK 24 I
时钟 输入. clk 提供 这 时钟 信号 至 是 distributed 用 这 cdcf2510 时钟 驱动器. clk 是 使用
至 提供 这 涉及 信号 至 这 整体的 pll 那 发生 这 时钟 输出 信号. clk 必须
有 一个 fixed 频率 和 fixed 阶段 为 这 pll 至 获得 阶段 锁. once 这 电路 是 powered
向上 和 一个 有效的 clk 信号 是 应用, 一个 stabilization 时间 是 必需的 为 这 pll 至 阶段 锁 这
反馈 信号 至 它的 涉及 信号.
FBIN 13 I
反馈 输入. fbin 提供 这 反馈 信号 至 这 内部的 pll. fbin 必须 是 hard-连线的 至
fbout 至 完全 这 pll. 这 整体的 pll synchronizes clk 和 fbin 所以 那 那里 是 nominally
零 阶段 错误 在 clk 和 fbin.
G 11 I
输出 bank 使能. g 是 这 输出 使能 为 输出 1y(0:9). 当 g 是 低, 输出 1y(0:9) 是
无能 至 一个 逻辑-低 状态. 当 g 是 高, 所有 输出 1y(0:9) 是 使能 和 转变 在 这 一样
频率 作 clk.
FBOUT 12 O
反馈 输出. fbout 是 专心致志的 为 外部 反馈. 它 switches 在 这 一样 频率 作 clk.
当 externally 连线的 至 fbin, fbout 完成 这 反馈 循环 的 这 pll. fbout 有 一个
整体的 25-
Ω
序列-damping 电阻.
1y (0:9)
3, 4, 5, 8, 9,
15, 16, 17, 20,
21
O
时钟 输出. 这些 输出 提供 低-skew copies 的 clk. 输出 bank 1y(0:9) 是 使能 通过 这
g 输入. 这些 输出 能 是 无能 至 一个 逻辑-低 状态 用 deasserting 这 g 控制 输入. 各自
输出 有 一个 整体的 25-
Ω
序列-damping 电阻.
AV
CC
23 电源
相似物 电源 供应. av
CC
提供 这 电源 涉及 为 这 相似物 电路系统. 在 增加, av
CC
能
是 使用 至 绕过 这 pll 为 测试 目的. 当 av
CC
是 strapped 至 地面, pll 是 绕过 和
clk 是 缓冲 直接地 至 这 设备 输出.
AGND 1 地面 相似物 地面. agnd 提供 这 地面 涉及 为 这 相似物 电路系统.
V
CC
2, 10, 14, 22 电源 电源 供应
地 6, 7, 18, 19 地面 地面
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