IA6805E2
数据 薄板
微处理器 单位
作 的 生产 版本 00
版权
2002 ENG21108140100 www.innovasic.com
innov
ASIC
客户 支持:
这 终止 的 obsolescence
页3的31
1-888-824-4184
表格 1
i/o 信号 描述
这 表格 在下 describes 这 i/o 特性 为 各自 信号 在 这 ic. 这 信号 names
correspond to 这 信号 names 在 这 引脚 图解 提供.
信号 名字 i/o
描述
V
DD
和 v
SS
(电源 和 地面)
n/一个
源:
这些 二 管脚 提供 电源 至 这 碎片. V
DD
提供 +5 伏特 (±0.5)电源
和 v
SS
是 地面.
重置_n
(重置)
I
ttl:
输入 管脚 那 能 是 使用 至 重置 这 mpu's 内部的 状态 用 拉 这 重置_n
管脚 低.
irq_n
(中断 要求)
I
ttl:
输入 管脚 那 是 水平的 和 边缘 敏感的. 能 是 使用 至 要求 一个 中断
sequence.
LI
(加载 操作指南)
O
TTL 和 回转 比率 控制:
输出 管脚 使用 至 表明 那 一个 next opcode fetch 是 在
progress. 使用 仅有的 为 确实 debugging 和 测试 系统. 不 连接 在 正常的
运作. Overlaps 数据 Strobe (ds) 信号. 这个 输出 是 有能力 的 驱动 一个
标准 ttl 加载 和 50pf.
DS
(数据 strobe)
O
TTL 和 回转 比率 控制:
输出 管脚 使用 至 转移 数据 至 或者 从 一个 附带的或者
记忆. DS occurs anytime 这 MPU 做 一个 数据 读 或者 写 和 在 数据 转移
至 或者 从 内部的 记忆. DS 是 有 在 f
OSC
÷
5 当 这 MPU 是 不 在 这 WAIT
或者 停止 模式. 这个 输出 是 有能力 的 驱动 一个 标准 ttl 加载 和 130pf.
rw_n
(读/写)
O
TTL 和 回转 比率 控制:
输出 管脚 使用 至 表明 这 方向 的 数据 转移
从 内部的 记忆, i/o 寄存器, 和 外部 附带的 设备 和 memories.
Indicates 至 一个 选择 附带的 whether 这 MPU 是 至 读 (rw_n 高) 或者 写
(rw_n 低) 数据 在 这 next 数据 strobe. 这个 输出 是 有能力 的 驱动 一个 标准
ttl 加载 和 130pf.
作
(地址 strobe)
O
TTL 和 回转 比率 控制:
输出 strobe 使用 至 表明 这 存在 的 一个 地址
在 这 8-位 多路复用 总线. 这 作 线条是 使用 至 demultiplex 这 第八 least 重大的
地址 位 从 这 数据 总线. 作 是 有 在 f
OSC
÷
5 当 这 MPU 是 不 在 这
WAIT 或者 停止 模式. 这个 输出 是 有能力 的 驱动 一个 标准 TTL 加载 和
130pf.
pa0-pa7/pb0-pb7
(输入/输出 线条)
i/o
TTL 和 回转 比率 控制:
这些 16 线条 组成 输入/输出 端口 一个 和 b.
各自 线条 是 individually 编写程序 至 是 也 一个 输入 或者 输出 下面 软件
控制 的 这 数据 方向 寄存器 (ddr) 作 显示 在下 在
表格 1
和
图示 2
.
这 端口 i/o 是 编写程序 用 writing 这 相应的 位 在 这 DDR 至 一个 "1" 为
输出 和 一个 "0" 为 输入. 在 这 输出 模式 这 位 是 latched 和 呈现 在 这
相应的 输出 管脚. 所有 这 ddr's 是 initialized 至 一个 "0" 在 重置. 这 输出
端口 寄存器 是 不 initialized 在 重置. 各自 输出 是 有能力 的 驱动 一个 标准
ttl 加载 和 50pf.
a8-a12
(高 顺序 地址 线条)
O
TTL 和 回转 比率 控制:
这些 five 输出 组成 这 高等级的 顺序 非-
多路复用 地址 线条. 各自 输出 是 有能力 的 驱动 一个 标准 TTL 加载 和
130pf.
b0-b7
(地址/数据 总线)
i/o
TTL 和 回转 比率 控制:
这些 bi-directional 线条 组成 这 更小的 顺序
地址 和 数据. 这些 线条 是 多路复用 和 地址 呈现 在 地址 strobe
时间 和 数据 呈现 在 数据 strobe 时间. 当 在 这 数据 模式, 这些 线条 是 bi-
directional, transferring 数据 至 和 从 记忆 和 附带的 设备 作 表明 用
这 rw_n 管脚. 作 输出,这些 线条 是 有能力 的 驱动 一个 标准 TTL 加载 和
130pf.
计时器
I
ttl:
输入 使用 至 控制 这 内部的 计时器/计数器 电路系统.
osc1, osc2
(系统 时钟)
TTL 振荡器输入/输出:
这些 管脚 提供 控制 输入 为 这 在-碎片 时钟
振荡器 电路. 也 一个 结晶 或者 外部 时钟 是 连接 至 这些 管脚 至 提供
一个 系统 时钟. 这 结晶 连接 是 显示 在
图示 3
. 这 OSC1 至 总线
transitions 为 系统 设计 使用 oscillators slower 比 5mhz 是 显示 在
图示 4
.
结晶
这 电路 显示 在
图示 3
是 推荐 当 使用 一个 结晶. 一个 外部 CMOS
振荡器 是 推荐 当 使用 crystals 外部 这 指定 范围. 至 降低
输出 扭曲量 和 开始-向上 stabilization 时间, 这 结晶 和 组件 应当 是
挂载 作 关闭 至 这 输入 管脚 作 可能.
外部 时钟
当 一个 外部 时钟 是 使用, 它 应当 是 应用 至 这 OSC1 输入 和 这 OSC2
输入 不 连接, 作 显示 在
图示 3
.
i/o
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