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串行 communications
硬件 接口
所有 communications 在 这 A2 和 这 controlling
处理器 是 carried 输出 在 这 串行 附带的 接口
(spi) 总线 线条 (mosi, miso, sck, 和 ce). 这 SPI 总线 是
直接地 兼容 和 这 SPI 设备 的 Intersil’
CDP68HC05 微控制器. 数据 是 transmitted 在 这
MISO 和 MOSI 线条 同步的 和 sck. Transfers 是
完毕 大多数 significant 位 first.
这 A2 acts 作 一个 “slave” 设备. 这 controlling “master” sig-
nals 这 A2 那 一个 SPI 转移 是 至 引领 放置 用 raising CE
和 clocking sck. 一个 单独的 变换 寄存器 是 使用 为 转移-
环绕 数据 在 和 输出 的 这 a2. Whenever CE 和 SCK 是
使活动, 数据 是 shifted 从 这 主控 至 这 A2 在 这
主控-输出-从动装置-在 (mosi) 线条 和, 同时发生地, 在
读 行动, 数据 是 shifted 至 这 主控 从 这 A2
在 这 主控-在-从动装置-输出 (miso) 线条. 便条 那 SCK
必须 是 提供 用 这 主控 为 两个都 读 和 写.
至 accommodate 各种各样的 硬件 系统, 这 A2 能
变换 数据 在 也 这 rising 或者 下落 边缘 的 sck. 这
“active” 边缘 是 automatically 决定 用 这 a2. 在 这
moment 那 CE 是 first brought 至 一个 高 水平的, 这 状态 的
SCK 是 latched. 这个 latched 状态 确定 这 interpreta-
tion 的 sck. 如果 SCK 是 低 当 CE 是 使活动, 数据 是
shifted 输出 在 MISO 在 各自 rising 边缘 的 SCK 和 数据 是
latched 从 MOSI 在 各自 下落 边缘 的 SCK (看 SCK
一个
在 图示 2). 如果 SCK 是 高 当 CE 是 使活动, 数据 是
shifted 输出 在 MISO 在 各自 下落 边缘 的 SCK 和 数据 是
latched 从 MOSI 在 各自 rising 边缘 的 SCK (看 SCK
b
在
图示 2).
硬件 接合 至 cdp68hc05 控制者
当 接合 这 A2 至 CDP68HC05 控制者, 设置
CPHA = 1 和 CPOL = (0 或者 1) 在 这 SPI 控制 寄存器.
便条 那 SCK 脉冲 是 发生 仅有的 当 数据 是 写
至 这 SPI 数据 寄存器 在 一个 cdp68hc05. 读 数据 从
或者 writing 数据 至 这 A2 需要 writing 数据 至 这 SPI 数据
寄存器. 这 数据 将 是 ignored 用 这 A2 为 读 opera-
tions. 这 读 数据 是 有 至 这 CDP68HC05 在 这 SPI
数据 寄存器 当 spif 是 真实 在 这 spi 状态 寄存器.
硬件 接合 至 非-cdp68hc05 控制者
大多数 popular 微控制器 有 一个 同步的 commu-
nications facility 这个 能 是 adapted 至 工作 和 这 a2.
那些 那 don’t 能 是 容易地 连接 使用 端口 线条 至
synthesize 一个 spi 总线.
图示 1. 一个 programmer’s 模型 的 这 cdp68hc68a2
高 数据 寄存器 0
低 数据 寄存器 0
高 数据 寄存器 7
低 数据 寄存器 7
数据 寄存器
模式 选择 寄存器
频道 选择 寄存器
开始 地址 寄存器
状态 寄存器
控制/状态 寄存器
频道 地址 寄存器
AI0
AI1
AI2
AI3
AI4
AI5
AI6
AI7
8
至
1
M
U
X
一个
至
D
INOUT
$00
$01
$0E
$0F
$10
$11
$12
$13
图示 2. 定时 图解 为 串行 附带的 接口
T
P
D7 D6 D5 D4 D3 D2 D1 D0
T
dsu
T
dh
T
dod
CE
SCK
一个
SCK
b
MOSI
MISO
(读
仅有的)
CDP68HC68A2
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