函数的 描述
(持续)
在 这 left 一侧 的 这 图解 是 一个 string 的 七 电阻器
连接 在 V
REF+
和 V
REF−
. 六 comparators com-
pare 这 输入 电压 和 这 tap 电压 在 这个 电阻
string 至 提供 一个 低-决议 “estimate” 的 这 输入 volt-
age. 这个 估计 是 然后 使用 至 控制 这 多路调制器 那
connects 这 MSB Ladder 至 这 十六 comparators 在 这
正确的. 便条 那 这 comparators 在 这 left needn’t 是 非常
精确; 它们 simply 提供 一个 估计 的 这 输入 volt-
age. 仅有的 这 十六 comparators 在 这 正确的 和 这 六 在
这 left 是 需要 至 执行 这 最初的 六-位 flash con-
版本, instead 的 这 64 comparators 那 将 是 re-
quired 使用 常规的 half-flash 方法.
至 执行 一个 转换, 这 estimator 比较 这 输入
电压 和 这 tap 电压 在 这 七 电阻器 在 这
left. 这 estimator 解码器 然后 确定 这个 MSB lad-
der tap 点 将 是 连接 至 这 十六 comparators
在 这 正确的. 为 例子, 假设 那 这 estimator deter-
mines 那 V
在
是 在 11/16 和 13/16 的 V
REF
. 这 es-
timator 解码器 将 instruct 这 比较器 MUX 至 连接
这 16 comparators 至 这 taps 在 这 MSB ladder 在
10/16 和 14/16 的 V
REF
. 这 16 comparators 将 然后 每-
表格 这 第一 flash 转换. 便条 那 自从 这 compara-
tors 是 连接 至 ladder 电压 那 扩展 在之外 这
范围 表明 用 这 estimator 电路, errors 在 这 estima-
tor 作 大 作 1/16 的 这 涉及 电压 (64 lsbs) 将
是 corrected. 这个 第一 flash 转换 生产 这 六
大多数 重大的 位 的 数据 — 四 位 在 这 flash 它自己, 和
2 位 在 这 estimator.
这 remaining 四 LSBs 是 now 决定 使用 这
一样 十六 comparators 那 是 使用 为 这 第一 flash
转换. 这 MSB Ladder tap 电压 just 在下 这 输入
电压 (作 决定 用 这 第一 flash) 是 subtracted 从
这 输入 电压 和 对照的 和 这 tap 点 在 这
十六 LSB Ladder 电阻器. 这 结果 的 这个 第二,
四-位 flash 转换 是 然后 解码, 和 这 全部 10-位
结果 是 latched.
便条 那 这 十六 comparators 使用 在 这 第一 flash con-
版本 是 reused 为 这 第二 flash. 因此, 这 multistep
转换 技巧 使用 在 这 ADC10662 和 ADC10664
needs 仅有的 一个 小 fraction 的 这 号码 的 comparators
那 将 是 必需的 为 一个 传统的 flash 转换器, 和
far 更少的 比 将 是 使用 在 一个 常规的 half-flash ap-
proach. 这个 准许 这 ADC10662 和 ADC10664 至 每-
表格 高-速 conversions 没有 过度的 电源 流.
产品 信息
1.0 模式 的 运作
这 ADC10662 和 ADC10664 有 二 基本 数字的 inter-
面向 模式.
图示 1
和
图示 2
是 定时 图解 为
这 二 模式. 这 ADC10662 和 ADC10664 有 输入
multiplexers 那 是 控制 用 这 逻辑 水平 在 管脚 S
0
和 S
1
当 S /h 变得 低.
表格 1
是 一个 真实 表格 表明
如何 这 输入 channnels 是 assigned.
模式 1
在 这个 模式, 这 S /h 管脚 控制 这 开始 的 转换.
s/h 是 牵引的 低 为 一个 最小 的 150 ns. 这个 导致 这
comparators 在 这 “coarse” flash 转换器 至 变为 交流-
tive. 当 S /h 变得 高, 这 结果 的 这 coarse 变换器-
sion 是 latched 和 这 “fine” 转换 begins. 之后 360 ns
(典型), INT 变得 低, 表明 那 这 转换 结果
是 latched 和 能 是 读 用 拉 RD 低. 便条 那 CS
必须 是 低 至 使能 S /h 或者 rd. CS 是 内部 “ANDed”
ds011192-12
图示 3. 块 图解 的 这 Multistep 转换器 Architecture
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