函数的 描述
(持续)
这 remaining 四 LSBs 将 now 是 决定 使用 这
一样 十六 comparators 那 是 使用 为 这 第一 flash
转换. 这 MSB Ladder tap 电压 just 在下 这 输入
电压 (作 决定 用 这 第一 flash) 是 subtracted 从
这 输入 电压 和 对照的 和 这 tap 点 在 这
十六 LSB Ladder 电阻器. 这 结果 的 这个 第二 flash
转换 是 然后 解码, 和 这 全部 10-位 结果 是
latched.
便条 那 这 十六 comparators 使用 在 这 第一 flash con-
版本 是 reused 为 这 第二 flash. 因此, 这 half-flash
转换 技巧 使用 在 这 ADC1061 needs 仅有的 一个
小 fraction 的 这 号码 的 comparators 那 将 是 re-
quired 为 一个 传统的 flash 转换器, 和 far 更少的 比
将 是 使用 在 一个 常规的 half-flash approach. 这个 al-
lows 这 ADC1061 至 执行 高-速 conversions 和-
输出 过度的 电源 流.
产品 信息
1.0 模式 的 运作
这 ADC1061 有 二 基本 数字的 接口 模式. 这些
是 illustrated 在
图示 1
和
图示 2
.
模式 1
在 这个 模式, 这 S /h 管脚 控制 这 开始 的 转换.
S /h 是 牵引的 低 为 一个 最小 的 250 ns. 这个 导致 这
comparators 在 这 “coarse” flash 转换器 至 变为 交流-
tive. 当 S /h 变得 高, 这 结果 的 这 coarse 变换器-
sion 是 latched 和 这 “fine” 转换 begins. 之后 ap-
proximately 1.2 µs (1.8 µs 最大), INT 变得 低,
表明 那 这 转换 结果 是 latched 和 能 是
读 用 拉 RD 低. 便条 那 CS 必须 是 低 至 使能
S /h 或者 RD . CS 是 内部 “ANDed” 和 这 样本 和
读 控制 信号; 这 输入 电压 是 抽样 当 CS
和 S /h 是 低, 和 是 读 当 CS 和 RD 是 低.
模式 2
在 模式 2, 也 called “RD mode”, 这 S /h 和 RD 管脚 是
系 一起. 一个 转换 是 initiated 用 拉 两个都 管脚
低. 这 ADC1061 样本 这 输入 电压 和 导致 这
coarse comparators 至 变为 起作用的. 一个 内部的 计时器 然后
terminates 这 coarse 转换 和 begins 这 fine con-
版本.
关于 1.8 µs (2.4 µs 最大) 之后 S /h 和 RD 是 牵引的
低, INT 变得 低, 表明 那 这 转换 是 完全.
大概 20 ns 后来的 这 数据 appearing 在 这
触发-状态 输出 管脚 将 是 有效的. 便条 那 数据 将 ap-
pear 在 这些 管脚 全部地 这 转换, 但是 将 是
有效的 仅有的 之后 INT 变得 低.
ds010559-13
图示 3. 块 图解 的 这 修改 half-flash 转换器 Architecture
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