1.0 管脚 描述
(持续)
started. 当 r/l 是 低 这 输出 数据 format
是 left-justified; 当 高 它 是 正确的-justified.
当 正确的-justified, 六 leading “0”s 是 输出
在 做 在之前 这 MSB 信息; 因此 这
完全 转换 结果 是 shifted 输出 在 16
时钟 时期.
做 这 数据 输出 管脚. 这 一个/d 转换 结果
(d0–d9) 是 输出 在 这个 管脚. 这个 结果 能 是
left- 或者 正确的-justified 取决于 在 这 值 的
r/l 位 shifted 在 在 di.
SARS 这个 管脚 是 一个 输出 和 indicates 这 状态 的
这 内部的 successive approximation 寄存器
(sar). 当 高, 它 信号 那 这 一个/d con-
版本 是 在 progress. 这个 管脚 是 设置 高 之后
这 相似物 输入 抽样 时间 (t
CA
) 和 re-
mains 高 为 41 C
CLK
时期. 当 SARS
变得 低, 这 输出 变换 寄存器 有 被
承载 和 这 转换 结果 和 另一
一个/d 转换 sequence 能 是 started.
CS
这 碎片 选择 管脚. 当 一个 低 是 应用 至
这个 管脚, 这 rising 边缘 的 S
CLK
shifts 这 数据
在 DI 在 这 地址 寄存器.
OE
这 输出 使能 管脚. 当 OE 和 CS 是
两个都 低 这 下落 边缘 的 S
CLK
shifts 输出 这
previous 一个/d 转换 数据 在 这 做 管脚.
CH0–CH7 这 相似物 输入 的 这 mux. 一个 频道 输入
是 选择 用 这 地址 信息 在 这 DI
管脚, 这个 是 承载 在 这 rising 边缘 的 S
CLK
在 这 地址 寄存器.
源 阻抗 (r
S
) 驱动 这些 输入
应当 是 保持 在下 1 k
Ω
.ifr
S
是 更好 比
1k
Ω
, 这 抽样 数据 比较器 将 不
有 足够的 时间 至 acquire 这 准确无误的 值 的
这 应用 输入 电压.
这 电压 应用 至 这些 输入 应当 不
超过 V
CC
或者 go 在下 DGND 或者 AGND 用
更多 比 50 mv. Exceeding 这个 范围 在 一个
unselected 频道 将 corrupt 这 读 的 一个
选择 频道.
V
REF
+
这 积极的 相似物 电压 涉及 为 这 ana-
log 输入. 在 顺序 至 维持 精度 这 volt-
age 范围 的 V
REF
(v
REF
=
V
REF
+
−V
REF
−
)是
2.5 V
直流
至 5.0 V
直流
和 这 电压 在 V
REF
+
不能
超过 V
CC
+50mv.
V
REF
−
这 负的 电压 涉及 为 这 相似物 在-
puts. 在 顺序 至 维持 精度 这 电压 在
这个 管脚 必须 不 go 在下 DGND 和 AGND 用
更多 比 50 mV 或者 超过 40
%
的 V
CC
(为 V
CC
=
5v, V
REF
−
(最大值)
=
2v).
V
CC
这 电源 供应 管脚. 这 运行 电压 范围
的 V
CC
是 4.75 V
直流
至 5.25 V
直流
.v
CC
应当 是 用-
passed 和 10 µF 和 0.1 µF 电容 至 数字的
地面 为 恰当的 运作 的 这 一个/d 转换器.
dgnd,
AGND
这 数字的 和 相似物 地面 管脚. 在 顺序 至 主要的-
tain 精度 这 电压 区别 在 这些
二 管脚 必须 不 超过 300 mv.
地 这 数字的 和 相似物 地面 管脚 为 这 adc1031.
2.0 函数的 描述
2.1 数字的 接口
这 ADC1038 执行 它的 串行 接口 通过 七 数字的
控制 线条. 那里 是 二 时钟 输入 为 这 adc1038.
这 S
CLK
控制 这 比率 在 这个 这 串行 数据 exchange
occurs 和 这 持续时间 的 这 相似物 抽样 时间 window.
这 C
CLK
控制 这 转换 时间 和 必须 是 continu-
ously 使能. 一个 低 在 CS 使能 这 rising 边缘 的 S
CLK
至 变换 在 这 串行 多路调制器 寻址 数据 在 这 DI 管脚.
这 第一 三 位 的 这个 数据 选择 这 相似物 输入 chan-
nel (看 这 频道 寻址 tables). 这 下列的 位,
r/l , 选择 这 输出 数据 format (正确的-justified 或者
left-justified) 为 这 转换 至 是 started. 和 CS 和
OE 低 这 做 管脚 是 起作用的 (输出 的 触发-状态
®
) 和 这 下降-
ing 边缘 的 S
CLK
shifts 输出 这 数据 从 这 previous 相似物
转换. 当 这 第一 转换 是 started 这 数据
shifted 输出 在 做 是 erroneous 作 它 取决于 在 这 状态 的
这 并行的 加载 16-位 变换 寄存器 在 电源 向上, 这个 是
unpredictable.
这 ADC1031 实现 它的 串行 接口 和 仅有的 四
控制 管脚 自从 它 有 仅有的 一个 相似物 输入 和 comes 在
一个 第八 管脚 迷你-插件 包装. 这 S
CLK
,c
CLK
, CS 和 做
管脚 是 有 为 这 串行 接口. 这 输出 数据 为-
mat 不能 是 选择 和 defaults 至 一个 left-justified format.
这 状态 的 做 是 控制 用 CS 仅有的.
2.2 输出 数据 FORMAT
当 r/l 是 低 这 输出 数据 format 是 left-justified; 当
高 它 是 正确的-justified. 当 正确的-justified, 六 leading “0”s
是 输出 在 做 在之前 这 msb, 和 这 完全 变换器-
sion 结果 是 shifted 输出 在 16 时钟 时期.
2.3 CS 高 在 转换
和 一个 持续的 S
CLK
输入, CS 必须 是 使用 至 synchro-
nize 这 串行 数据 exchange. 一个 有效的 CS 是 公认的 如果 它
occurs 在 least 100 ns (t
设置-向上
) 在之前 这 rising 边缘 的
S
CLK
, 因此 造成 数据 至 是 输入 在 di. 如果 这个 做 不 oc-
cur 那里 将 是 一个 uncertainty 作 至 这个 S
CLK
rising 边缘
将 时钟 在 这 第一 位 的 数据. CS 必须 仍然是 低 在
这 完全 i/o exchange. 也, OE needs 至 是 低 如果 数据
从 这 previous 转换 needs 至 是 accessed.
2.3.1 CS 低 CONTINUOUSLY
另一 方法 至 accomplish 同步的 串行 communica-
tion 是 至 系 CS 低 continuously 和 使用 SARS 和 S
CLK
至
同步 这 串行 数据 exchange. S
CLK
能 是 无能
低 在 这 转换 时间 和 使能 之后 SARS
变得 低. 和 CS 低 在 这 转换 时间 一个 零 将
仍然是 在 做 直到 这 转换 是 完成. Once 这
转换 是 完全, 这 下落 边缘 的 SARS 将 变换
输出 在 做 这 MSB 在之前 S
CLK
是 使能. 这个 MSB 将
是 一个 leading 零 如果 正确的-justified 或者 D9 如果 left-justified. 这
rest 的 这 数据 将 是 shifted 输出 once S
CLK
是 使能 作
discussed 先前. 如果 CS 变得 高 在 这 转换
sequence 做 是 放 在 触发-状态, 和 这 转换 re-
sult 是 不 影响 所以 长 作 CS 仍然是 高 直到 这 终止
的 这 转换.
2.4 TYING S
CLK
和 C
CLK
一起
S
CLK
和 C
CLK
能 是 系 一起. 这 总的 转换
时间 将 增加 因为 这 最大 时钟 频率 是
now 1 mhz. 这 定时 图解 和 这 串行 i/o ex-
改变 时间 (10 S
CLK
循环) 仍然是 这 一样, 但是 这 con-
版本 时间 (t
C
=
41 C
CLK
循环) lengthens 从 一个 迷你-
mum 的 14 µs 至 一个 最小 的 41 µs. 在 这 情况 在哪里 CS
www.国家的.com9
: 点此下载
