设备 运作
(持续)
pendent 的 这 video 数据 时钟,
VCLK
. 输入
ad[9:0]
,
rd/wr
和
anc/ctrl
有 内部的 拉 向下 设备.
ACLK
做 不 有 一个 内部的 拉 向下 设备.
控制 数据 读 功能
控制 数据
是 输入 至 和 输出 从 这 CLC030 使用
这 更小的-顺序 8 位
ad[7:0]
的 这 ancilliary/控制 数据
端口. 这个 控制 数据 initializes, monitors 和 控制 运算-
限定 的 这 clc030. 这 upper 二 位
ad[9:8]
的 这
端口 函数 作 handshaking 信号 和 这 设备 进入-
ing 这 端口.
ad[9:8]
必须 是 驱动 作 00b (0xxh, 在哪里
XX 是 ad[7:0]) 当 也 一个 控制 寄存器 读 或者 写
地址 是 正在 写 至 这 端口.
ad[9:8]
必须 是 驱动
作 11b (3xxh, 在哪里 XX 是 ad[7:0]) 当 控制 数据 是
正在 写 至 这 端口. 当 控制 数据 是 正在 读
从 这 端口, 这 CLC030 将 输出
ad[9:8]
作 10b (2xxh,
在哪里 XX 是 输出 数据 ad[7:0]) 和 将 是 ignored 用
这 monitoring 系统.
便条:
当 电源 是 第一 应用 至 这 设备 或者 之后 它 是
重置, 这
Ancilliary 和 控制 数据 端口
必须 是 最初的-
ized 至 receive 数据. 这个 是 完毕 用 toggling
ACLK
三 (3)
时间.
图示 1
显示 这 sequence 的 时钟 和 控制 信号 为
读 控制 数据 从 这 ancilliary/控制 数据 端口.
控制 数据 读 模式
是 invoked 用 制造 这
anc/ctrl
输入 低 和 这
rd/wr
输入 高. 这 8-位
地址 的 这 控制 寄存器 设置 至 是 accessed 是 输入 至
这 端口 在 位
ad[7:0]
. 这 地址 是 captured 在 这
rising 边缘 的
ACLK
. 当 一个 控制 寄存器 读 地址
是 正在 写 至 这 端口,
ad[9:8]
必须 是 驱动 作 00b
(0xxh, 在哪里 XX 是 ad[7:0]). 当 控制 数据 是 正在
读 从 这 端口, 这 CLC030 将 输出
ad[9:8]
作 10b
(2xxh, 在哪里 XX 是 输出 数据 ad[7:0]) 和 将 是
ignored 用 这 monitoring 系统. 数据 正在 输出 从
这 选择 寄存器 是 驱动 用 这 端口 立即 下列-
ing 这 rising 边缘 的
ACLK
或者 当 这 地址 信号 是
移除. 为 最佳的 系统 定时, 这 地址 信号
驱动 这 端口 应当 是 移除 立即 之后 这
地址 是 clocked 在 这 设备 和 在之前 或者 coincident
和 这 下落 边缘 的
ACLK
在 这 终止 的 这 地址
循环. 输出 数据 仍然是 稳固的 直到 这 next rising 边缘
的
ACLK
和 将 是 读 用 外部 设备 在 任何 时间
之后 这 除去 的 这 地址 信号. 这个 第二 时钟
resets 这 端口 从 驱动 至 receive 模式 和 readies 这
端口 为 另一 进入 循环.
例子:
读 这 全部-地方 Flags 通过 这 AD 端口.
1. 设置
anc/ctrl
至 一个 逻辑-低.
2. 设置
rd/wr
至 一个 逻辑-高.
3. 呈现 001h 至
ad[9:0]
作 这 寄存器 地址.
4. Toggle
ACLK
.
5. 释放 这 总线 驱动 这 AD 端口.
6. 读 这 数据 呈现 在 这 AD 端口. 这 全部-地方
Flags 是 位 ad[4:0].
7. Toggle
ACLK
至 释放 这 AD 端口.
控制 数据 写 功能
图示 2
显示 这 sequence 的 时钟 和 控制 信号 为
writing 控制 数据 至 这 ancilliary/控制 数据 端口. 这
控制 数据 写 模式
是 类似的 至 这 读 模式. con-
trol 数据 写 模式 是 invoked 用 制造 这
anc/ctrl
输入 低 和 这
rd/wr
输入 低. 这 8-位 地址 的 这
控制 寄存器 设置 至 是 accessed 是 输入 至 这 端口 在 位
ad[7:0]
. 这 地址 是 captured 在 这 rising 边缘 的
ACLK
. 这 地址 数据 是 移除 之后 正在 clocked 在
这 设备 或者 在之前 这 下落 边缘 的
ACLK
. next, 这
控制 数据 是 提交 至 这 端口 位
ad[7:0]
和 写
在 这 选择 寄存器 在 这 next rising 边缘 的
ACLK
.
当 一个 控制 寄存器 写 地址 是 正在 写 至 这
端口,
ad[9:8]
必须 是 驱动 作 00b (0xxh, 在哪里 XX 是
ad[7:0]). 当 控制 数据 是 正在 写 至 这 端口,
ad[9:8]
必须 是 驱动 作 11b (3xxh, 在哪里 XX 是
ad[7:0]). 控制 数据 写 在 这 寄存器 将 是 读
输出 非-destructively 在 大多数 具体情况.
例子:
建制 (没有 enabling) 这 TPG 模式 通过 这
AD 端口 使用 这 1125 线条, 30 框架, 74.25mhz, interlaced
组件 (smpte 274m) colour bars 作 测试 模式. 这
TPG 将 是 使能 之后 建制 使用 这 multi-函数 i/o
端口 或者 用 这 控制 寄存器.
1. 设置
anc/ctrl
至 一个 逻辑-低.
2. 设置
rd/wr
至 一个 逻辑-低.
3. 呈现 00Dh 至
ad[9:0]
作 这 测试 0 寄存器 地址.
4. Toggle
ACLK
.
5. 呈现 027h 至
ad[9:0]
作 这 寄存器 数据.
6. Toggle
ACLK
.
CLC030
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