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AT8xC51SND1C
4106f–8051–10/02
内部的 管脚 结构
注释: 1. 为 信息 在 电阻器 值, 输入/输出 水平, 和 驱动 能力, 谈及 至 这 部分 “DC characteristics”,
页 24.
2. 当 这 TWI 控制 是 使能, P
1
,p
2
,andp
3
晶体管 是 无能 准许 pseudo 打开-流 结构.
3. 在 端口 2, P
1
晶体管 是 continuously 驱动 当 outputting 一个 高 水平的 位 地址 (a15:8).
表格 15.
详细地 内部的 管脚 结构
电路
(1)
Type P在s
输入
TST
输入/输出 RST
输入/输出
P1
(2)
P2
(3)
P3
P4
p53:0
输入/输出
P0
MCMD
MDAT
ISP
输出
ALE
SCLK
DCLK
DOUT
DSEL
MCLK
输入/输出
D+
d-
R
TST
V
DD
R
RST
VSS
P
V
DD
看门狗 输出
P
3
VSS
N
P
1
V
DD
V
DD
2osc
获得 输出
时期
P
2
V
DD
VSS
N
P
V
DD
VSS
N
P
V
DD
D+
d-