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资料编号:233016
 
资料名称:CS4398-CZZ
 
文件大小: 767.26K
   
说明
 
介绍:
120 dB, 192 kHz Multi-Bit DAC with Volume Control
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
DS568F1 7
CS4398
管脚 名字 管脚 # 管脚 描述
dsd_一个
dsd_b
28
1
直接 stream 数字的 输入
(
输入
) - 输入 为 直接 stream 数字的 串行 音频的 数据.
dsd_sclk 2
dsd 串行
时钟
(
输入
) - 串行 时钟 为 这 直接 stream 数字的 音频的 接口.
SDIN 3
串行 音频的 数据 输入
(
输入
) - 输入 为 二’s complement 串行 音频的 数据.
SCLK 4
串行
时钟
(
输入
) - 串行 时钟 为 这 串行 音频的 接口.
LRCK 5
left 正确的 时钟
(
输入
) - 确定 这个 频道, left或者 正确的, 是 目前 起作用的 在
这 串行 音频的 数据 线条.
MCLK 6
主控 时钟
(
输入
) - 时钟 源 为 这 delta-sigma modulator 和 数字的 过滤.
VD 7
数字的 电源
(
输入
)
-
积极的 电源 为 这 数字的 部分.
DGND 8
数字的 地面
(
输入
) - 地面 涉及 为 这 数字的 部分.
RST 13
重置
(
输入
) - 这 设备 enters 系统 重置 当 使能.
VLC 14
控制 端口 电源
(
输入
)
-
积极的 电源 为 控制 端口 i/o.
FILT+ 15
积极的 电压 涉及
(
输出
)
-
积极的 涉及 电压 为 这 内部的 sam-
pling 电路.
ref_地 16
涉及 地面
(
输入
) - 地面 涉及 为 这 内部的 抽样 电路.
VREF 17
VoltageReference
(
输入
) - 积极的 电压 涉及 为 这 内部的 抽样 电路.
BMUTEC
AMUTEC
18
25
沉默的 控制
(
输出
) - 这 沉默的 控制 管脚 是 起作用的在 电源-向上 在itialization, mut-
ing, 电源-向下 或者 如果 这 主控 时钟 至 left/right 时钟 频率 比率 是 incorrect. 在
重置, 这些 输出 是 设置 至 一个 高 阻抗.
AOUTB+
aoutb-
20
19
差别的 正确的 频道 相似物 输出
(
输出
) - 这 全部-规模 差别的 相似物
输出 水平的 是 指定 在 这 相似物特性 规格 表格.
AGND 21
相似物 地面
(
输入
) - 地面 涉及 为 这 相似物 部分.
VA 22
相似物 电源
(
输入
)
-
积极的 电源 为 这 相似物 部分.
AOUTA+
aouta-
23
24
差别的 left 频道 相似物 输出
(
输出
) - 这 全部-规模 差别的 相似物 输出-
放 水平的 是 指定 在 这 相似物特性 规格 表格.
VQ 26
安静的 电压
(
输出
) - 过滤 连接 为 内部的 安静的 电压.
VLS 27
串行 音频的 接口 电源
(
输入
)
-
积极的 电源 为 串行 音频的 接口 i/o.
保卫-alone 模式 定义
M3
M2
M1
M0
9
10
11
12
模式 选择
(
输入
) - 确定 这 运算的 模式 的 这 设备.
控制 端口 模式 定义
ad1/cdin 9
地址 位 1 (i²c) / 控制 数据 输入 (spi)
(
输入
) - ad1 是 一个 碎片 地址 管脚 在 i²c
模式; cdin 是 这 输入 数据 线条 为 the 控制 端口 接口 在 spi 模式.
scl/cclk 10
串行 control 端口 时钟
(
输入
) - 串行 时钟 为 这 串行 控制 端口.
sda/cdout 11
串行 控制 数据 (i²c) /控制 数据 输出 (spi)
(
输入/输出
) - sda 是 一个 数据 i/o
线条 在 i²c 模式. cdout 是 这 输出 数据 line 为 这 控制 端口 接口 在 spi 模式.
ad0/cs
12
地址 位 0 (i²c) / control 端口 碎片 选择 (spi)
(
输入
) - ad0 是 一个 碎片 地址 管脚
在 i²c 模式; cs
是 这 碎片 选择 信号 为 spi format.
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