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CS4392
DS459PP2 7
2. 典型 连接 图解
SCLK
音频的
数据
处理器
*
外部 时钟
MCLK
AGND
AOUTB+
CS4392
SDATA
VA
aoutb-
+5V 相似物
模式
选择
M1 (sda/cdin
)
M0 (ad0/cs)
aouta-
AOUTA+
相似物
Conditioning
&放大;
沉默的
相似物
Conditioning
&放大;
沉默的
17
19
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1
3
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10
M2 (scl/cclk)
LRCK
1.0
µ
f+
RST
6
M3
7
12
1.0 µf
0.1 µf 10 µf
11
FILT+
0.1 µf
+
+
CMOUT
BMUTEC
13
AMUTEC
20
(控制 端口)
*
2
VL
逻辑 电源
+5V 至 1.8v
0.1 µf
图示 1. 典型 连接 图解 - PCM 模式
* 一个 高 逻辑 水平的 为 所有 数字的 输入 应当 不 超过 vl.

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CS4392 DS459PP2 7 2. 典型连接图解 SCLK 音频的数据处理器 * 外部时钟 MCLK AGND AOUTB+ CS4392 SDATA VA aoutb- +5V 相似物模式选择 M1 (sda/cdin ) M0 (ad0/cs) aouta- AOUTA+ 相似物 Conditioning &放大; 沉默的相似物 Conditioning &放大; 沉默的 17 19 18 14 15 16 1 3 4 5 8 9 10 M2 (scl/cclk) LRCK 1.0 µ f+ RST 6 M3 7 12 1.0 µf 0.1 µf 10 µf 11 FILT+ 0.1 µf + + CMOUT BMUTEC 13 AMUTEC 20 (控制端口) * 2 VL 逻辑电源 +5V 至 1.8v 0.1 µf 图示 1. 典型连接图解 - PCM 模式 * 一个高逻辑水平的为所有数字的输入应当不超过 vl.

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