CS4390
DS264F13
相似物 ch一个RACTERISTICS(CONTINUED)
非tes:1.Tri一个ngul一个rpdf ditheredDat一个
2.自动-沉默的
交流tive. 看 parameterdefinitions
3.Thepassband 和 stopbandedges scalewithfrequency. 为inputs一个mple r一个tes,Fs,otherthan 48kHz,
the passb一个ndedgeis 0.4535×fs 和 这 stopband edgeis 0.5465×Fs.
4.Group delayforFs=48kHz25/48kHz=520
µ
s
5.Specifiedfor一个 fully differenti一个loutput±((AOUT+)-(一个OUT-)).看 figure 12.
切换 ch一个RACTERISTICS
(t
一个
=-10 to70°C;Logic 0 = agnD=dgnd; logic
1=VD=V一个=5.25 至 4.75Volts;C
L
=20pF)
Par一个meterSymbolMin Typ最大值Unit
相似物 输出
Differenti一个lFullScaleOut放Voltage(非te 5)1.902.02.10Vrms
Out放 common模式Voltage-2.2-V
Differenti一个l offset-315mV
交流 加载 resist一个ceR
L
4--k
Ω
Lo一个d cap一个citanceC
L
--100pf
Par一个meterSymbolMin Typ最大值Unit
InputSampleR一个teFs1-50kHz
mclk pulseWidthHighMCLk /lrck = 51210--ns
mclk pulseWidth低MCLk /lrck = 51210--ns
mclk pulseWidthHighMCLk /lrck = 38421--ns
mclk pulseWidth低MCLk /lrck = 38421--ns
mclk pulseWidthHighMCLk /lrck = 25631--ns
mclk pulseWidth低MCLk /lrck = 25632--ns
外部 sclk 模式
sclk pulseWidth 低t
sclkl
20--ns
sclk pulseWidth 高t
sclkh
20--ns
sclk 每iodt
sclkw
--ns
sclk rising 至 lrcKedgedelayt
slrd
20--ns
SCLKrisingtolrck edgesetuptimet
slrs
20--ns
SD一个T一个 validtosclk rising set向上 timet
sdlrs
20--ns
sclk rising 至 sd一个T一个holdtimet
sdh
20--ns
内部的 sclk 模式
sclk 每iodsclk / lrcK=64t
sclkw
--ns
SD一个T一个 validtosclk rising set向上 timet
sdlrs
--ns
SCLKrisingtoSD一个T一个holdtimeMCLk /lrck = 256or
512
t
sdh
--ns
sclk rising 至 sd一个T一个holdtimemclk / lrcK=384t
sdh
--ns
1
128Fs
()
--------------------
1
64Fs
()
-----------------
1
512Fs
()
--------------------
10+
1
512Fs
()
--------------------
15+
1
384Fs
()
--------------------
15+
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