CS4390
8 DS264F1
系统 设计
主控 时钟
这 主控 时钟, mclk, 是 使用 至 运作 这
数字的 interpolation 过滤 和 这 delta-sigma mod-
ulator. mclk 必须 是 也 256×, 384× 或者 512×
这 desired 输入 样本 比率, fs. fs 是 这 fre-
quency 在 这个 数字的 音频的 样本 为 各自
频道 是 输入 至 这 dac 和 是 equal 至 这
lrck 频率. 这 mclk 至 lrck 频率
比率 是 发现 automatically 在 这 initializa-
tion sequence 用 counting 这 号码 的 mclk
transitions 在 一个 单独的 lrck 时期. 内部的
dividers 是 然后 设置 至 发生 这 恰当的 clocks
为 这 数字的 过滤, delta-sigma modulator 和
切换-电容 过滤. lrck 必须 是 synchro-
nous 和 mclk. once 这 mclk 至 lrck fre-
quency 比率 有 被 发现, 这 阶段 和
频率 relationship 在 这 二 clocks
必须 仍然是 fixed. 如果 在 任何 lrck 这个 rela-
tionship 是 changed, 这 cs4390 将 重置. 表格 1
illustrates 这 标准 音频的 样本 比率 和 这
必需的 mclk 发生率.
表格 1. 一般 时钟 发生率
串行 数据 接口
这 串行 数据 接口 是 accomplished 通过 这
串行 数据 输入, sdata, 串行 数据 时钟, sclk,
和 这 left/正确的 时钟, lrck. 这 cs4390 sup-
端口 七 串行 数据 formats 这个 是 选择
通过 这 数字的 输入 format 管脚 dif0, dif1 和
dif2. 这 不同的 formats 控制 这 relation-
ship 的 lrck 至 这 串行 数据 和 这 边缘 的
sclk 使用 至 获得 这 数据 在 这 输入 缓存区.
表格 2 lists 这 七 formats, along 和 这 asso-
ciated 图示 号码. 这 串行 数据 是 represented
在 2's-complement format 和 这 msb-第一 在 所有
七 formats.
formats 0, 1, 和 2 是 显示 在 图示 3. 这 au-
dio 数据 是 正确的-justified, lsb 排整齐 和 这
trailing 边缘 的 lrck, 和 latched 在 这 串行
输入 数据 缓存区 在 这 rising 边缘 的 sclk. 为-
mats 0, 1, 和 2 是 16, 24, 和 20-bit versions, re-
spectively, 和 differ 仅有的 在 这 号码 的 数据
位 必需的. format 1 在 这 cs4390 是 不 com-
patible 和 format 1 在 这 cs4329.
formats 3 和 4 是 24-位 left justified, msb
排整齐 和 这 leading 边缘 的 lrck, 和 是
完全同样的 和 这 例外 的 这 sclk 边缘 使用
至 获得 数据. 数据 是 latched 在 这 下落 边缘 的
sclk 在 format 3 和 这 rising 边缘 的 sclk 在
format 4. 两个都 formats 将 支持 16, 18, 和 20-
位 输入 如果 这 数据 是 followed 用 8, 6, 或者 4 zeros
至 simulate 一个 24-位 输入 作 显示 在 计算数量 4 和
5. 一个 非常 小 补偿 将 结果 如果 这 20, 18, 或者 16-
位 数据 是 followed 用 静态的 非-零 数据.
formats 5 和 6 是 兼容 和 这 i
2
s 串行
数据 协议 和 是 显示 在 计算数量 6 和 7. 非-
tice 那 这 msb 是 delayed 1 时期 的 sclk fol-
lowing 这 leading 边缘 的 lrck 和 lrck 是
inverted 对照的 至 这 previous formats. 数据 是
latched 在 这 rising 边缘 的 sclk. format 5 是 16-
位 i
2
s 当 format 6 是 24-位 i
2
s. 20, 18, 或者 16-
位 i
2
s 能 是 执行 在 format 6 如果 这 数据
是 followed 用 4, 6, 或者 8 zeros 各自 至 sim-
ulate 一个 24-位 输入 作 显示 在 图示 7. 一个 非常
小 补偿 将 结果 如果 这 20, 18, 或者 16-位 数据
是 followed 用 静态的 非-零 数据.
Fs
(khz)
mclk (mhz)
256x 384x 512x
32 8.1920 12.2880 16.3840
44.1 11.2896 16.9344 22.5792
48 12.2880 18.4320 24.5760
DIF2 DIF1 DIF0 Format 图示
00003
00113
01023
01134
10045
10156
11067
111calibrate-
表格 2. 数字的 输入 formats
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