系统 设计
这 cs4330/31/33 接受 数据 在 标准 音频的
发生率 包含 48 khz, 44.1 khz 和
32 khz. 音频的 数据 是 输入 通过 这 串行 数据
输入 管脚 (sdata). 这 left/正确的 时钟
(lrck) 定义 这 频道 和 delineation 的
数据 和 这 串行 时钟 (sclk) clocks 音频的
数据 在 这 输入 数据 缓存区. 这 cs4330,
cs4331 和 cs4333 differ 在 这 串行 数据 为-
mat 作 显示 在 计算数量 4-7. 这 主控 时钟
(mclk) 是 使用 至 运作 这 数字的 interpola-
tion 过滤 和 这 delta-sigma modulator.
主控 时钟
这 mclk 必须 是 也 256
×,
384
×,
或者 512
×
这 desired 输入 样本 比率, fs. fs 是 这 fre-
quency 在 这个 words 为 各自 频道 是
输入 至 这 数字的-至-相似物 转换器, 和 是
equal 至 这 lrck 频率. 这 mclk 至
lrck 频率 比率 是 发现 automatically
在 这 initialization sequence 用 counting
这 号码 的 mclk transitions 在 一个 单独的
lrck 时期. 内部的 dividers 是 设置 至 gener-
ate 这 恰当的 clocks 为 这 数字的 过滤,
delta-sigma modulator 和 切换-电容
过滤.
表格 1 illustrates 一些 标准 音频的
样本 比率 和 这 必需的 mclk 和 lrck
发生率.
串行 时钟
这 串行 时钟 控制 这 shifting 的 数据 在
这 输入 数据 缓存区. 这 cs4330/31/33 sup-
端口 两个都 外部 和 内部的 串行 时钟
一代 模式. 谈及 至 计算数量 4-7 为 数据
formats.
外部 串行 时钟 模式
这 cs4330/31/33 将 enter 这 外部 串行
时钟 模式 当 4 低 至 高 transitions 是
发现 在 这
dem/sclk 管脚 在
任何
阶段 的 这 lrck 时期.
当 这个 模式 是
使能, 这 内部的 串行 时钟 模式 和 de-
emphasis 过滤 不能 是 accessed. 这
cs4330/31/33 必须 返回 至 电源-向下 至
exit 这个 模式. 谈及 至 图示 8.
内部的 串行 时钟 mod
e
在 这 内部的 串行 时钟 模式, 这 串行
时钟 是 内部 获得 和 同步的 和
mclk 和 lrck. 这 sclk/lrck 频率
比率 是 也 32, 48, 或者 64. 运作 在 这个
模式 是 完全同样的 至 运作 和 一个 外部
串行 时钟 同步 和 lrck. 这个
模式 准许 进入 至 这 数字的 de-emphasis
函数. 谈及 至 图示 8.
当 这 内部的 串行 时钟 模式 是 pro-
vided 至 准许 进入 至 这 de-emphasis 过滤,
这 内部的 串行 时钟 模式 也 排除
可能 时钟 干扰 从 一个 外部
sclk. 使用 的 内部的 串行 时钟 模式 是 al-
方法 preferred, 甚至 当 de-emphasis 过滤
是 不 必需的.
de-emphasis
这 cs4330/31/33 包含 在-碎片 数字的 de-
emphasis. 图示 3 显示 这 de-emphasis 曲线
为 fs equal 至 44.1 khz. 这 频率 re-
sponse 的 这 de-emphasis 曲线 将 规模
按比例地 和 改变 在 样本 比率, fs.
这 de-emphasis 过滤 是 起作用的 (inactive) 如果 这
dem/sclk 管脚 是 低 (高) 为 8 consecutive
下落 edges 的 lrck. 这个 函数 是 有
仅有的 在 这 内部的 串行 时钟 模式.
LRCK
(khz)
mclk (mhz)
256x 384x 512x
32 8.1920 12.2880 16.3840
44.1 11.2896 16.9344 22.5792
48 12.2880 18.4320 24.5760
表格 1. 一般 时钟 发生率
cs4330, cs4331, cs4333
8 DS136F1
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